Caractérisation et modélisation de composants passifs haute fréquence et étude du couplage substrat en technologies CMOS standard et SOI PDF Download
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Author: Céline Petot-Barbier
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Languages : fr
Pages : 169
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Le travail présenté dans ce mémoire a pour but de modéliser des composants passifs tels que des varactors et des inductances, ainsi que d'étudier le couplage substrat en haute fréquence en technologie CMOS 120nm et 90nm. Une comparaison de ces structures sur un substrat standard et SOI est présentée. Le premier chapitre permet de poser les bases de la caractérisation hyperfréquence sur plaque et de présenter les différents équipements utilisés pour la mesure des structures de test. Grâce à la validation du nouvel analyseur de réseau, des mesures ont été effectuées pour permettre la modélisation de capacités variables telles que des varactors N+/puits-N différentiels et des inductances différentielles. Le deuxième défi étant le couplage substrat, celui-ci est étudié en technologie CMOS 90nm. Des recommandations sont proposées aux concepteurs pour isoler les blocs de circuit sensibles dans cette technologie. Un modèle RC, basé sur les données technologiques, est développé pour une meilleure compréhension des phénomènes de couplage mis en jeu dans le substrat. La dernière partie aborde la technologie SOI et montre que les composants passifs différentiels étudiés précédemment ne sont pas affectés par cette technologie. Celle-ci permet même de s'affranchir de l'écran protection des inductances utilisé en technologie standard pour limiter les pertes dans le substrat. Le couplage substrat est aussi étudié en technologie SOI. Ces études ont permis d'étudier les deux principaux défis de l'intégration de composants haute fréquence dans les technologies avancées de part les dimensions mis en jeu et la nature du substrat.
Author: Céline Petot-Barbier
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Pages : 169
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Le travail présenté dans ce mémoire a pour but de modéliser des composants passifs tels que des varactors et des inductances, ainsi que d'étudier le couplage substrat en haute fréquence en technologie CMOS 120nm et 90nm. Une comparaison de ces structures sur un substrat standard et SOI est présentée. Le premier chapitre permet de poser les bases de la caractérisation hyperfréquence sur plaque et de présenter les différents équipements utilisés pour la mesure des structures de test. Grâce à la validation du nouvel analyseur de réseau, des mesures ont été effectuées pour permettre la modélisation de capacités variables telles que des varactors N+/puits-N différentiels et des inductances différentielles. Le deuxième défi étant le couplage substrat, celui-ci est étudié en technologie CMOS 90nm. Des recommandations sont proposées aux concepteurs pour isoler les blocs de circuit sensibles dans cette technologie. Un modèle RC, basé sur les données technologiques, est développé pour une meilleure compréhension des phénomènes de couplage mis en jeu dans le substrat. La dernière partie aborde la technologie SOI et montre que les composants passifs différentiels étudiés précédemment ne sont pas affectés par cette technologie. Celle-ci permet même de s'affranchir de l'écran protection des inductances utilisé en technologie standard pour limiter les pertes dans le substrat. Le couplage substrat est aussi étudié en technologie SOI. Ces études ont permis d'étudier les deux principaux défis de l'intégration de composants haute fréquence dans les technologies avancées de part les dimensions mis en jeu et la nature du substrat.
Author: Olivier Rozeau
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Languages : fr
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DANS CETTE THESE, NOUS MONTRONS EN QUOI LES TECHNOLOGIES SILICIUM-SUR-ISOLANT (SOI) SONT INTERESSANTES POUR LES APPLICATIONS RADIOFREQUENCES, NOTAMMENT GRACE A DES RESULTATS DE CARACTERISATION DE COMPOSANTS PASSIFS, COMME LES LIGNES DE TRANSMISSION ET LES INDUCTANCES INTEGREES, MAIS AUSSI GRACE A DES ETUDES APPROFONDIES SUR LES PROPRIETES DES TRANSISTORS MOS SUR SOI. DANS UNE PREMIERE PARTIE, LES PROPRIETES EN HAUTE FREQUENCE DES SUBSTRATS SOI SONT DISCUTEES EN METTANT EN EVIDENCE L'AVANTAGE DES SUBSTRATS FORTEMENT RESISTIFS ET SEMI-ISOLANTS. POUR CELA, UN MODELE ANALYTIQUE DE LIGNE DE TRANSMISSION COPLANAIRE A ETE DEVELOPPE AVEC LEQUEL NOUS AVONS PU EVALUER L'IMPACT DE LA RESISTIVITE DU SUBSTRAT SUR LES PERTES DE CE TYPE DE LIGNE. DE PLUS, GRACE A UNE COMPARAISON D'INDUCTANCES INTEGREES SUR SUBSTRATS SOI STANDARD ET DE FORTE RESISTIVITE, CES RESULTATS ONT PU ETRE CONFIRMES. DANS UNE SECONDE PARTIE DE CE TRAVAIL, UNE NOUVELLE METHODE D'EXTRACTION DE SCHEMA EQUIVALENT DE MOSFET SUR SOI, VALABLE POUR DES FREQUENCES ALLANT DE 0,1 A 18 GHZ, EST PRESENTEE. CETTE NOUVELLE METHODE, NOUS A PERMIS D'ANALYSER LES PROPRIETES DES TRANSISTORS MOS SUR SOI DE LONGUEUR DE GRILLE DE 0,25 M DONT LES FREQUENCES DE COUPURES SONT GENERALEMENT SUPERIEURES A 40 GHZ. FINALEMENT, L'IMPACT DE L'AUTO-ECHAUFFEMENT ET DES EFFETS DE SUBSTRAT FLOTTANT SUR LES PERFORMANCES EN RADIOFREQUENCE, TELS QUE L'EFFET KINK ET LE TRANSISTOR BIPOLAIRE PARASITE, BIEN CONNUS DES TECHNOLOGIES SOI, SONT DISCUTES.
Author: Antoine Litty
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A l'heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s'impose comme une alternative pour l'industrie en raison de ses meilleures performances. Dans cette technologie, l'utilisation d'un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l'étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l'aide de simulations numériques et de caractérisations électriques : l'hybridation du substrat (gravure localisée de l'oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d'une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications visées.
Author: Frédéric Gianesello
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Languages : fr
Pages : 160
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Les transmissions sans fi] n'ont cessé de prendre un essor considérable, que ce soit pour les applications spatiales, les radiocommunications mobiles ou les communications à courtes portées. Depuis quelques années, avec la montée en fréquence des composants, la technologie Silicium est présente dans. le domaine des radiofréquences et des hyperfréquences. Les circuits intégrés micro-ondes nécessitent des composants actifs performants pour des conditions de faibJe polarisation. Mais il apparaît également essentiel de proposer dans le même temps des composants passifs performants afin de pouvoir intégrer toutes les fonctions RF nécessaires Ce dernier point représente le principal écueil auquel les technologies silicium ce sont heurtées de part la nécessité d'utiliser des substrats à pertes afin de pouvoir gérer les probJèmes de « latch up ». Dans cette thèse, nous évaluerons les potentialités RF et millimétriques offertes par les technologies SOI de part leur compatibilité avec des substrats Hautement Résistifs (HR). Après avoir introduit le contexte général de l'étude nous investiguerons les performances offertes par les composants passif intégrés en technologie SOI HR. Ces composants seront alors utilisés dans le cadre de la réalisation de circuits passifs afin de valider ces composants développés et leurs modèles. Nous nous intéresserons alors à l'évolution des performances en bruit du transistor MaS. Nous conclurons en présentant des réalisations d'amplificateurs faible bruit afin de pouvoir effectuer une comparaison entre technologie SOI et silicium standard afin de dégager les potentialités millimétriques offertes par les technologies SOI HR.
Author: EMMANUEL.. AUGENDRE
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Pages : 160
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L'UTILISATION DE CIRCUITS ELECTRONIQUES A DES TEMPERATURES ALLANT DE 125 A 350 DEGRES CELSIUS EST DE PLUS EN PLUS SOUHAITEE DANS DES DOMAINES COMME L'AUTOMOBILE, L'AVIONIQUE ET LA RECHERCHE PETROLIERE. DANS LA FAMILLE SILICIUM, LES COMPOSANTS CMOS REALISES EN SILICIUM SUR ISOLANT (SOI) SONT LES PLUS APTES A REPONDRE A CES BESOINS. LA THESE CONTRIBUE A LA DISPONIBILITE D'OUTILS DE SIMULATION DE CIRCUITS A HAUTE TEMPERATURE. ELLE DONNE D'ABORD UNE SYNTHESE DES PROPRIETES DU SILICIUM ET DE LEUR VARIATION EN TEMPERATURE. EST ENSUITE PROPOSEE L'ADAPTATION D'UN MODELE COMPACT DE TRANSISTOR MOS A LA GAMME 20-350 DEGRES CELSIUS. LA SIMULATION D'OSCILLATEURS EN ANNEAU VALIDE CE MODELE. LES DEUX DERNIERS CHAPITRES SONT CONSACRES A LA MODELISATION DES PHENOMENES PROPRES AU SOI (SUBSTRAT FLOTTANT, REGIMES TRANSITOIRES, TRANSISTOR BIPOLAIRE PARASITE ET AUTO-ECHAUFFEMENT).
Author: Haroun Ben Romdane
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Languages : fr
Pages : 191
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Les industriels des composants à semi-conducteurs s'efforcent à intégrer et à optimiser les circuits pour réaliser un système complet sur une seule puce. La technologie CMOS sur silicium répond à ces besoins. Ce travail consiste à étudier les composants en technologie CMOS de la société ATMEL. Des inductances, des capacités, des varactances ont été étudiés. Les méthodes de caractérisation et de modélisation, nous ont permis de déterminer tous les éléments des modèles. Un modèle non linéaire des transistors MOSFET a été obtenu. Basé sur des mesures en DC et des mesures de paramètres S, le modèle offre la possibilité de prédire le comportement du composant en fonction des tensions de commande Vgs et Vds et d'étudier le comportement en hautes fréquences du modèle de base BSIM3v3. Un banc de mesure de bruit a été développé; les mesures expérimentales associées à la connaissance des éléments du schéma électrique équivalent, permettent de caractériser en terme de bruit les transistors.
Author: Elie Eid
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Languages : fr
Pages : 0
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Afin d'améliorer les performances électriques dans les circuits intégrés en 3D, une large modélisation électromagnétique et une caractérisation haute fréquence sont requises. Cela a pour but de quantifier et prédire les phénomènes de couplage par le substrat qui peuvent survenir dans ces circuits intégrés. Ces couplages sont principalement dus aux nombreuses interconnexions verticales par unité de volume qui traversent le silicium et que l'on nomme « Through Silicon Vias » (TSV).L'objectif de cette thèse est de proposer des règles d'optimisation des performances, à savoir la minimisation des effets de couplage par les substrats en RF. Pour cela, différentes configurations de structures de test utilisées pour analyser le couplage sont caractérisées.Les caractérisations sont effectuées sur un très large spectre de fréquence. Les paramètres d'analyse sont les épaisseurs du substrat, les architectures des vias traversant (diamètres, densités, types de barrières), ainsi que la nature des matériaux utilisés. Des modèles électriques permettant de prédire les phénomènes de couplage sont extraits. Différents outils pour l'analyse de ces effets, sont développés dans notre laboratoire. Parallèlement un important travail de modélisation 3D est mené de façon à confronter mesure et simulation et valider nos résultats. Des stratégies d'optimisation pour réduire ces phénomènes dans les circuits 3D ont été proposées, ce qui a permis de fournir de riches informations aux designers.
Author: Chittoor Ranganathan Parthasarathy
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Languages : fr
Pages : 254
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Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l'objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l'évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s'adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d'oxyde de grille de 1.3nm à 6.5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l'observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L'effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l'amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l'évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d'une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l'analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l'inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l'évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.
Author: Alexandre Engelstein
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Languages : fr
Pages : 160
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Cette demière dècénnie a vu l'apparition des solutions CMOS SOI pour les applications RF intégrées à travers les études de performances des différents blocs constituant les front-end RF. Le but de ce travail a été de montrer les potentialités de ces technologies CMOS SOI par rapport aux technologies silicium massif de même génération pour les applications liées à la synthèse de fréquence. Les travaux menés portent sur la conception et la réalisation de VCOs et diviseurs de fréquence fonctionnant dans la gamme de 10 GHz et réalisés dans des technologies CMOS 0,13 μm SOI et silicium massif, sous faible tension (1,2 V). L'étude de ces deux circuits permet de mettre en valeur les deux avantages principaux des technologies CMOS SOI pour les applications RF. Tout d'abord, le substrat haute résistivité disponible en technologies SOI permet d'augmenter les performances RF des composants passifs. Les inductances mesurées sur SOI présentent une augmentation de 60 % du coefficient de qualité comparé à celle sur silicium massif et cette augmentation du facteur de qualité est directement liée à la réduction du bruit de phase dans le VCO. Par ailleurs, la forte réduction des capacités parasites due à la présence de la couche d'oxyde entérée (BOX) entraine une réduction de la consommation des circuits digitaux hautes fréquence comme les diviseurs de fréquence. Un coefficient de réduction moyen de 1,5 mesuré sur ces capacités conduit à une réduction de 20 % à 10 GHz de la consommation des diviseurs de fréquence étudiés, entre les deux technologies SOI et silicium massif.
Author: Aurélien Lecavelier des Etangs-Levallois
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Languages : fr
Pages : 0
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Book Description
Le développement de nombreuses applications nomades, souples, déformables et sur de larges surfaces nécessite la réalisation de circuits mécaniquement flexibles, intégrant des capacités d'interaction avec l'environnement, de communication et de traitement de signal. Une part importante de ces applications provient actuellement de l'industrie de l'électronique organique, ou intègre des films semiconducteurs à forte mobilité sur des substrats plastiques afin d'atteindre de meilleures performances. La combinaison de hautes performances électroniques (ondes millimétriques, faible bruit), et d'une bonne flexibilité mécanique avec la stabilité des propriétés électroniques lors de déformations représente un des grands défis de l'électronique future. Lors de ces travaux, une procédure d'amincissement puis de transfert sur un film plastique des composants CMOS initiallement réalisés conventionnellement sur des tranches SOI (silicium sur isolant) a été développée. Cette solution permet la réalisation de transistors MOS flexibles et performants : possédant des fréquences caractéristiques fT/fmax de 150/160GHz et des performances en bruit NFmin/Ga de 0.57/17.8dB. De plus, positionner le plan neutre de l'ensemble au niveau de la couche active du transistor permet de réduire les variations de propriétés électroniques à 5% même lors de déformations agressives. La réalisation de composants souples, performants et stable a ainsi été démontrée.
