Etude et compensation des non-linéarités de convertisseur analogique numérique utilisant une architecture à repliement et interpolation PDF Download
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Author: Vincent Fresnaud
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Languages : fr
Pages : 130
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Book Description
De nombreuses recherches tentent d’améliorer les convertisseurs actuels en proposant de nouvelles architectures et de nouveaux procédés de fabrication. Cette évolution est longue et doit s’exécuter étape par étape. Cependant, il est possible d’utiliser des méthodes permettant de compenser les lacunes d’un composant donné avant de franchir l’étape suivante. Ces méthodes de compensation permettent de repousser les limites du composant en attendant la maturité de la génération suivante. Elles permettent également de mieux comprendre les défauts actuels et d’orienter les concepteurs vers des pistes prometteuses pour leurs recherches. C’est dans ce contexte que nous proposons d’étudier l’effet d’une compensation par table de correspondance uni-dimensionnelle (LUT 1D) sur un convertisseur de type à repliement et à interpolation. Afin de remplir cette table de correction, nous proposons d’utiliser et d’optimiser un algorithme d’extraction des non-linéarités du composant, basé sur une analyse fréquentielle du signal converti. Les paramètres sensibles de la méthode de compensation sont ensuite étudiées au travers d’expérimentations menées sur un convertisseur spécialement conçut pour cet objectif. Nous établissons qu’il est possible de calculer une table de correspondance suffisamment robuste indépendamment des variations de fréquences et de température. Finalement, nous proposons une nouvelle méthode d’extraction des paramètres spectraux d’un signal à partir de ressources de calculs très faibles. Cette étude permet d’entamer le processus d’embarquement de la compensation au sein du convertisseur. Cette finalité fait partie des perspectives liées à cette thèse.
Author: Vincent Fresnaud
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Languages : fr
Pages : 130
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De nombreuses recherches tentent d’améliorer les convertisseurs actuels en proposant de nouvelles architectures et de nouveaux procédés de fabrication. Cette évolution est longue et doit s’exécuter étape par étape. Cependant, il est possible d’utiliser des méthodes permettant de compenser les lacunes d’un composant donné avant de franchir l’étape suivante. Ces méthodes de compensation permettent de repousser les limites du composant en attendant la maturité de la génération suivante. Elles permettent également de mieux comprendre les défauts actuels et d’orienter les concepteurs vers des pistes prometteuses pour leurs recherches. C’est dans ce contexte que nous proposons d’étudier l’effet d’une compensation par table de correspondance uni-dimensionnelle (LUT 1D) sur un convertisseur de type à repliement et à interpolation. Afin de remplir cette table de correction, nous proposons d’utiliser et d’optimiser un algorithme d’extraction des non-linéarités du composant, basé sur une analyse fréquentielle du signal converti. Les paramètres sensibles de la méthode de compensation sont ensuite étudiées au travers d’expérimentations menées sur un convertisseur spécialement conçut pour cet objectif. Nous établissons qu’il est possible de calculer une table de correspondance suffisamment robuste indépendamment des variations de fréquences et de température. Finalement, nous proposons une nouvelle méthode d’extraction des paramètres spectraux d’un signal à partir de ressources de calculs très faibles. Cette étude permet d’entamer le processus d’embarquement de la compensation au sein du convertisseur. Cette finalité fait partie des perspectives liées à cette thèse.
Author: Bouhedda-M
Publisher: Omn.Univ.Europ.
ISBN: 9786131567278
Category : Literary Criticism
Languages : fr
Pages : 220
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Les travaux présentés dans ce travail porte principalement sur la mise en oeuvre de nouvelles architectures intelligentes, flexibles et moins complexes pour la conversion analogique/numérique rapide et précise. Cela répondra au besoin de l'industrie des capteurs intelligents (smart sensors) et des composants MEMS à savoir, la digitalisation des signaux de capteurs et la réalisation d'une fonction importante de correction des non-linéarités de la caractéristique des capteurs. Plusieurs structures neuronales pour la conversion analogique/numérique ont été synthétisées et optimisées en vue de les implémenter sur circuits analogiques. Également, d'autres circuits analogiques et hybrides (analogique/FPGA) ont été réalisés pour la conversion analogique/numérique et la linéarisation en même temps. La conception de ces derniers était modulaire en utilisant des modèles neuronaux optimaux. Les architectures développées ont été soumises à des tests temporels, statistiques et spectraux normalisés qui ont permis d'en conclure sur les performances des nouvelles architectures réalisées en montrant la capacité de linéarisation et de conversion en binaire de la sortie d'un capteur non-linéaire.
Author: Joël Roméo Ngankio Njila
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Languages : fr
Pages : 0
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L'objectif de ce travail était d'élaborer la brique de base d'un convertisseur analogique numérique supraconducteur à architecture pipeline, fonctionnant à 30GHz de fréquence d'échantillonnage. Ce convertisseur est constitué d'un bloc de N comparateurs disposés en cascade le long d'une ligne de transmission. Chaque étage de comparaison est constitué d'un SQUID rf mutuellement couplé à un tronçon de ligne de transmission. Lorsque le signal à convertir arrive à la hauteur d'un comparateur, il génère un champ magnétique qui induit un courant dans le SQUID rf. Ce courant pourra faire commuter la jonction Josephson du SQUID rf dans certains cas, en fonction des caractéristiques internes de la jonction Josephson du SQUID et de son environnement. La commutation, qui s'accompagne de l'apparition d'une impulsion de tension quantifiée SFQ, a été étudiée de manière théorique et expérimentale en fonction des différents paramètres du problème.
Author: Asma Laraba
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Languages : fr
Pages : 0
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La Non-Linéarité-Différentielle (NLD) et la Non-Linéarité-Intégrale (NLI) sont les performances statiques les plus importantes des Convertisseurs Analogique-Numérique (CAN) qui sont mesurées lors d'un test de production. Ces deux performances indiquent la déviation de la fonction de transfert du CAN par rapport au cas idéal. Elles sont obtenues en appliquant une rampe ou une sinusoïde lente au CAN et en calculant le nombre d'occurrences de chacun des codes du CAN.Ceci permet la construction de l'histogramme qui permet l'extraction de la NLD et la NLI. Cette approche requiert lacollection d'une quantité importante de données puisque chacun des codes doit être traversé plusieurs fois afin de moyenner le bruit et la quantité de données nécessaire augmente exponentiellement avec la résolution du CAN sous test. En effet,malgré que les circuits analogiques et mixtes occupent une surface qui n'excède pas généralement 5% de la surface globald'un System-on-Chip (SoC), leur temps de test représente souvent plus que 30% du temps de test global. Pour cette raison, la réduction du temps de test des CANs est un domaine de recherche qui attire de plus en plus d'attention et qui est en train deprendre de l'ampleur. Les CAN de type pipeline offrent un bon compromis entre la vitesse, la résolution et la consommation.Ils sont convenables pour une variété d'applications et sont typiquement utilisés dans les SoCs destinés à des applicationsvidéo. En raison de leur façon particulière du traitement du signal d'entrée, les CAN de type pipeline ont des codes de sortiequi ont la même largeur. Par conséquent, au lieu de considérer tous les codes lors du test, il est possible de se limiter à un sous-ensemble, ce qui permet de réduire considérablement le temps de test. Dans ce travail, une technique pour l'applicationdu test à code réduit pour les CANs de type pipeline est proposée. Elle exploite principalement deux propriétés de ce type deCAN et permet d'obtenir une très bonne estimation des performances statiques. La technique est validée expérimentalementsur un CAN 11-bit, 55nm de STMicroelectronics, obtenant une estimation de la NLD et de la NLI pratiquement identiques àla NLD et la NLI obtenues par la méthode classique d'histogramme, en utilisant la mesure de seulement 6% des codes.
Author: SOUHIL.. MEGHERBI
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Languages : fr
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UNE STRUCTURE ORIGINALE DE CONVERSION ANALOGIQUE-NUMERIQUE A ETE ETUDIEE. ELLE UTILISE DES DETECTEURS A FENETRES POUR GENERER LES CODES NUMERIQUE DE SORTIE EN BINAIRE REFLECHI, SANS FAIRE APPEL A DES TRANSCODEURS LOGIQUES. LES PARTICULARITES DE CETTE STRUCTURE PAR RAPPORT AUX AUTRES METHODES DE CONVERSION PARALLELES CLASSIQUES ONT ETE ANALYSEES. L'OPTIMISATION DE L'ARCHITECTURE ET DE SES CELLULES ELEMENTAIRES ONT CONDUIT A DES PERFORMANCES COMPARABLES AUX MEILLEURS RESULTATS PUBLIES POUR DES ARCHITECTURES CLASSIQUES. DANS CETTE CONCEPTION NOUS NOUS SOMMES INTERESSES AUX MODES DE FONCTIONNEMENT NON LINEAIRES DES CELLULES ANALOGIQUES ELEMENTAIRES CONSTITUANT LA STRUCTURE DE CONVERSION A FENETRES, ET NOUS AVONS PROPOSE ET DEVELOPPE DEUX NOUVELLES METHODES DE MODELISATION. CES METHODES SONT BASEES SUR LA CARACTERISATION DES CELLULES EN PETIT SIGNAL LARGE BANDE, ET PERMETTENT D'EN DEDUIRE LEURS REPONSES TEMPORELLES FORT SIGNAL. LES CELLULES ANALOGIQUES ELEMENTAIRES, ET LA STRUCTURE DE CONVERSION GLOBALE ONT ETE ETUDIEES ET REALISEES DANS DEUX TECHNOLOGIES REPRESENTATIVES DE LEURS FILIALES RESPECTIVES: LA TECHNOLOGIE HOMOJONCTION SILICIUM SUBILO-N30, DE PHILIPS-COMPOSANTS, LA TECHNOLOGIE HETEROJONCTION ARSENIURE DE GALLIUM DOUBLE MESA, DU CNET DE BAGNEUX. LA CONCEPTION ET L'INTEGRATION DE NOS CIRCUITS DANS CES DEUX TECHNOLOGIES A POUR BUT D'ETABLIR UNE EVALUATION COMPARATIVE DE CES DEUX TYPES DE TECHNOLOGIES APPLIQUEES A L'INTEGRATION DE CIRCUITS ANALOGIQUES ULTRA-RAPIDES, ET PARTICULIEREMENT A LA CONVERSION ANALOGIQUE-NUMERIQUE
Author: FRANCOIS.. AGON
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Languages : fr
Pages : 420
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LES PERFORMANCES DES SYSTEMES ELECTRONIQUES SONT ACCRUES PAR L'UTILISATION DU TRAITEMENT NUMERIQUE DU SIGNAL. POUR CELA IL EST NECESSAIRE DE DEVELOPPER DES INTERFACES AVEC LES ACTIONNEURS OU LES CAPTEURS. LES CONVERTISSEURS ANALOGIQUES-NUMERIQUES (CAN) ET NUMERIQUES-ANALOGIQUES (CNA) SONT DES ELEMENTS CONSTITUTIFS DE CES INTERFACES. LA TECHNOLOGIE CMOS, TRES BIEN ADAPTEE A L'INTEGRATION DES FONCTIONS NUMERIQUES, SEMBLERAIT UNE TECHNOLOGIE DE FABRICATION PRIVILEGIEE ; CEPENDANT ELLE N'EST PAS LA PLUS APPROPRIEE POUR LA REALISATION DES FONCTIONS ANALOGIQUES. AINSI LES PERFORMANCES DES CIRCUITS MIXTES RESULTERONT ESSENTIELLEMENT DE CELLES DES FONCTIONS ANALOGIQUES INTEGREES ET, EN PARTICULIER, DE CELLES DES CONVERTISSEURS. L'OBJECTIF DE L'ETUDE CONCERNE LA REALISATION D'UN CAN, EN VUE DE FAIRE UNE CELLULE DE BIBLIOTHEQUE POUR CIRCUITS MIXTES EN TECHNOLOGIE CMOS. DESTINE A UNE UTILISATION GENERALE, CE CIRCUIT DOIT POSSEDER UNE RESOLUTION ELEVEE, UNE GRANDE DYNAMIQUE D'ENTREE, UNE FAIBLE CONSOMMATION ET UN ENCOMBREMENT REDUIT, TOUT EN SOUHAITANT PAR AILLEURS QUE SES PERFORMANCES SOIENT AUSSI INDEPENDANTES QUE POSSIBLE DES CARACTERISTIQUES TECHNOLOGIQUES DU FONDEUR. LA LINEARITE EST UNE CARACTERISTIQUE ESSENTIELLE D'UN TEL CONVERTISSEUR. AFIN D'OBTENIR UNE BONNE LINEARITE, NOUS AVONS DEVELOPPE, DANS UN PREMIER TEMPS, UN CONVERTISSEUR QUI POSSEDE UN ALGORITHME ORIGINAL DE LINEARISATION POUR S'AFFRANCHIR DE L'IMPERFECTION DES COMPOSANTS. DANS UN SECOND TEMPS, AFIN DE PRENDRE EN COMPTE D'AUTRES EFFETS PARASITES MIS EN EVIDENCE LORS DE LA CARACTERISATION DE CE PREMIER CIRCUIT, UNE ANALYSE THEORIQUE A ETE EFFECTUEE POUR ENVISAGER UNE AMELIORATION DE L'ARCHITECTURE PROPOSEE INITIALEMENT. LES TESTS DES CONVERTISSEURS DOIVENT ETRE EFFECTUES DANS DES CONDITIONS PROCHES DE CELLES DE LEUR UTILISATION. LA METHODE DE TEST STATISTIQUE SIMPLE ET FIABLE QUE NOUS AVONS MISE EN UVRE NOUS A PERMIS DE DETERMINER LES ORIGINES DES IMPRECISIONS DE LA CONVERSION, RESULTAT ESSENTIEL POUR EFFECTUER UNE OPTIMISATION DES PERFORMANCES. NOUS AVONS EN OUTRE PROPOSE UNE METHODE ORIGINALE DE MESURE DES TENSIONS D'OFFSET STATIQUE ET DYNAMIQUE DES COMPARATEURS
Author: David Deschans
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Languages : fr
Pages : 169
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Les travaux de cette thèse portent sur l'étude et la réalisation d'un ASIC convertiseur analogique-numérique très large bande (entre 2 et 4 GHz) fonctionnant à 4 GHz et présentant une résolution de 3 bits. Ce convertisseur est dédié aux applications radio-astronomiques et tout spécialement pour le projet d'interférométrie ALMA (Atacama Large Millimeter Array) qui sera implanté au Chili dès 2007. Le signal capté étant un bruit de statistique gaussienne, la résolution du convertisseur peut être limitée à quelques bits sans pour autant détériorer de manière importante l'information contenue dans le signal analogique. Compte tenu de la fréquence d'échantillonage très élevée, il est nécessaire d'utiliser des technologies d'intégration très performantes et des structures de conversion très rapides. Nous utilisons pour cela une architecture flash implémentée dans une technologie BiCMOS SiGe 0,25 [mu]m de la société STMicroelectronics. Ce système fait le lien entre le "FrontEnd" qui constitue la partie détection du radiotélescope et le corrélateur qui effectue la détection et le post-traitement numérique du signal. Le convertisseur est constitué d'un amplificateur adaptateur très large bande (2 à 4 GHZ), de 7 comparateurs-échantilloneurs utilisant des structures différentielles classiques à charges ohmiques de type CML. Ces comparateurs sont commandés par un amplificateur d'horloge 4 GHz. Le résultat de comparaison est codé sur un code Gray 3 bits par un encodeur FDL. Les signaux numériques sont transmis à l'extérieur de la puce par 3 buffers de sortie en logique LVDS présentant des temps de commutation de l'ordre de 50 ps. Une horloge de test intégrée permet de réaliser des tests de fonctionnalité et de fiabilité sans carte de test.
Author: Emanuele Baggetta
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Languages : fr
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La logique supraconductrice RSFQ (Rapide Single Flux Quantum) est une solution très attractive pour le traitement des données à très haute fréquence avec une dissipation très faible et des performances nettement supérieures à ce que la technologie CMOS pourra offrir dans la prochaine décennie. La technologie RSFQ en nitrure de niobium (NbN) en cours de développement au CEA-G est basée sur des jonctions Josephson NbN/Ta_{X}N/NbN auto-shuntées qui présentent une fréquence d’oscillation maximum proche du THz jusqu’à 10 K. L’objectif de cette recherche a été d’appliquer cette technologie NbN 9K à un CAN (Convertisseur Analogique-Numérique) adaptable aux télécommunications spatiales. Une architecture de type CAN sigma-delta a été étudiée, sur-échantillonnant à 200 GHz de fréquence d’horloge un signal avec une bande de 500 MHz et modulé sur une porteuse de 30 GHz. En particulier une horloge, un comparateur et différents portes logiques ont été étudiés et conçus pour opérer à 200 GHz ainsi qu’un modulateur sigma-delta passe-bande du troisième ordre dont les performances SNR, SFDR, devraient après optimisation satisfaire les objectifs visés. La complexité de l’architecture du filtre de décimation a été analysée. Certains composants de base du filtre, des diviseurs de fréquence et des registres à décalage, ont été étudiés et dessinés, enfin quelques méthodes de test du modulateur sont proposées. Le travail d’implémentation de circuits NbN en technologie multi-niveaux a été traité conduisant à la réalisation complète de deux lots de circuits qui pour des raisons technologiques clarifiées ensuite n’ont pu aboutir au test des portes logique du CAN. Cependant, les marges de fonctionnement des portes logiques NbN ont été déterminées grâce à la caractérisation de jonctions, SQUIDs et de filtres (résonateurs) micro-ondes. Finalement, une étude comparative entre des circuits à jonctions NbN auto-shuntées opérant à 9K en réfrigération allégée et des circuits similaires obtenus en fonderie Nb basés sur des jonctions Nb/AlO_{X}/Nb shuntées en externe opérant à 4K, démontre tous les avantages qu’on peut espérer attendre de la technologie NbN
Author: Cédric Pastorelli
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Le travail de cette thèse vise la réalisation d'un nouveau capteur d'images pour mobile en technologie CMOS (Complementary Metal Oxide Semiconductor). Ce capteur a été développé en vue de répondre à une forte demande du marché. Les prochaines générations de produits, nécessitent des capteurs d'image avec des performances agressives. Par exemple, le niveau de qualité d'image peut être fortement amélioré avec des architectures faible bruit, ou l'utilisation de nouvelles technologies, pour augmenter le niveau du signal ou diminuer la consommation. L'augmentation de la qualité d'image entraîne un agrandissement de la taille des matrices de pixels, et de la résolution des données. La vitesse de conversion devient donc critique. Le sujet de cette thèse porte sur l'amélioration de ce dernier point. Une étude comparative a été réalisée pour étudier différentes architectures. Le convertisseur à rampe est le mieux adapté pour les petits pixels. Toutefois, son principal inconvénient est son temps de conversion qui nécessite 2N cycles d'horloge. Afin d'obtenir un frame rate plus élevé, une méthode tirant profit du bruit photonique a été proposée. Ce circuit de lecture est fondé sur un convertisseur à rampe par morceaux, et un algorithme qui permet la linéarisation des données. Afin de réduire le bruit, cette nouvelle architecture doit prendre en compte le double échantillonnage corrélé digital. Durant la période de conception, des modes de test ont été mis en place pour permettre la caractérisation du circuit. L'innovation se trouve dans le développement d'une rampe par morceaux qui réduit le temps de lecture d'une ligne de 1us. Cependant, ce développement a besoin d'une calibration adaptée. Un prototype de capteur d'image CMOS de 13Mpixel a été fabriqué en 65 nm, 5 niveaux de métaux, et 1 seul niveau de poly en technologie CMOS standard. Les mesures ont montré que l'INL et DNL du convertisseur étaient aussi performantes qu'avec une rampe linéaire classique. Une attention particulière a été apportée sur la mesure du bruit. Malheureusement, le bruit s'est montré plus élevé qu'avec un capteur « classique ». Cependant, la consommation reste identique en ayant une vitesse de conversion plus rapide. Les solutions proposées sont simples à intégrer structurellement, et faciles à mettre en œuvre. Elles ont l'avantage de ne pas impacter la surface du pixel et préservent donc les performances de ce dernier. Les résultats issus des mesures sur silicium sont très encourageants, car on obtient un gain de presque 20% sur le temps de lecture.
