Contribution à l'étude expérimentale des résistances d'accès dans les transistors de dimensions deca-nanométrique des technologies CMOS FD-SOI PDF Download
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Author: Jean-Baptiste Henry
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Book Description
La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernières.
Author: Jean-Baptiste Henry
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La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernières.
Author: Dominique Fleury (auteur en électronique).)
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Book Description
La miniaturisation des composants électroniques qui permet aujourd'hui une intégration à grande échelle a été possible grâce aux innovations des procédés de fabrication. Ces modifications affectent profondément le comportement électrique des transistors MOS lorsque la longueur de grille devient inférieure à 100nm, altérant notre compréhension physique de ce dispositif. Ce travail de thèse se situe dans le domaine de l'étude des performances des transistors fabriqués dans les filières avancées (technologies sub-45nm) et l'analyse de leur réponse électrique. Il propose d'améliorer les méthodologies existantes et apporte de nouvelles techniques d'extraction qui permettent une analyse des paramètres électriques valide dans un environnement industriel, sur des transistors courts. L'utilisation des ces nouvelles techniques permet une compréhension physique plus juste, utile pour prédire les performances des technologies futures.
