Validation de la sûreté de fonctionnement par injection de fautes PDF Download
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Author: Jean Arlat
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Languages : fr
Pages : 0
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Author: Jean Arlat
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Languages : fr
Pages : 0
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Author: Pascal Traverse
Publisher:
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Category :
Languages : fr
Pages : 120
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CE MEMOIRE EST CONSACRE A LA CONCEPTION D'UN OUTIL D'INJECTION D'ERREURS, DESTINE A LA VALIDATION PAR MUTATION DE SYSTEMES INFORMATIQUES SURS DE FONCTIONNEMENT. L'ETUDE MONTRE QUE LA PRISE EN COMPTE D'UN LARGE SPECTRE DE FAUTES DEMANDE UNE FORTE SYNCHRONISATION ENTRE L'INJECTEUR ET LE SYSTEME CIBLE
Author:
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ISBN:
Category : Integrated circuits
Languages : en
Pages : 448
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Author: Euromicro. Conference
Publisher:
ISBN:
Category : Computer architecture
Languages : en
Pages : 544
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Author: Jan de Meer
Publisher: North Holland
ISBN:
Category : Computer network protocols
Languages : en
Pages : 390
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With the widespread use of open systems, more and more attention is being devoted to methods and tools for testing correct interworking in a heterogeneous environment. Many technical solutions have been developed by researchers from academia, PTTs and industrial laboratories. These solutions have formed the basis for a standardized framework for OSI conformance testing. Existing techniques are being applied to practical testing. This in turn provides feedback and new ideas. Also there are many equally important political aspects in the testing area. The goal of the 2nd International workshop on Protocol Test Systems (IWPTS) 1989 was to bring together researchers and practitioners to discuss important issues in the area of protocol testing, review the state of the art and argue about trends and directions for the future.
Author: Alberto Arazo
Publisher:
ISBN:
Category :
Languages : fr
Pages : 179
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L'acquisition de systèmes logiciels sur étagère (COTS) pose une problématique sérieuse pour la sûreté de fonctionnement des systèmes critiques auxquels ils s'intègrent et des nouvelles stratégies de validation s'avèrent nécessaires. La principale difficulté provient du peu d'information à priori disponible sur leur conception, ce qui rend impossible leur validation, dans des conditions opérationnelles, avec un niveau de confiance compatible avec des exigences critiques. La démarche que nous préconisons a été définie dans le cadre d'un processus d'acceptation dans lequel un industriel cherche à acquérir et à qualifier un système complet de contrôle-commande du commerce (SCC-COTS), répondant à ses exigences de sûreté de fonctionnement et à celles des autorités de tutelle. Notre démarche propose tout abord un méta-modèle d'architecture de système, permettant d'instancier une offre de SCC-COTS compatible avec les besoins fonctionnels de l'acquéreur. Le méta-modèle proposé vise à fournir les moyens pour, d'une part, construire le référentiel d'informations suffisantes pour la validation expérimentale de la sûreté de fonctionnement par injection de fautes et, d'autre part, mieux identifier et analyser l'impact des fautes injectées sur les exigences aussi bien fonctionnelles que de sûreté de fonctionnement. Autour de ce référentiel nous avons conçu un outillage de support où l'analyse formelle du comportement des composants logiciels du SCC-COTS prend une place importante. Les exécutions symboliques déduites de cette analyse constituent un oracle d'une implémentation. Elles permettent aussi bien d'analyser l'impact de fautes sur les propriétés du système, exprimées à l'aide de la logique temporelle, que de guider le test opérationnel des mécanismes internes de tolérance aux fautes. Ce dernier aspect est illustré sur un mécanisme de communication d'un SCC-COTS, destiné à la supervision de centrales de production d'énergie.
Author: Mohamed Tahar Jarbaoui
Publisher:
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Category :
Languages : fr
Pages : 250
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Les travaux présentés dans ce mémoire possèdent un double objectif. Nous nous intéressons, dans un premier temps, à la définition d'un cadre conceptuel d'étalonnage de la sûreté de fonctionnement des systèmes informatiques, basé sur les techniques d'évaluation analytique et expérimentale de la sûreté de fonctionnement. Le but d'un étalon de sûreté de fonctionnement est de fournir un moyen générique pour la caractérisation du comportement des systèmes informatiques en présence de fautes, permettant ainsi la quantification de mesures de sûreté de fonctionnement. Le second objectif de ce mémoire est d'illustrer l'application de ce cadre conceptuel sur deux cas particuliers. Le premier cas d'application est relatif à la modélisation analytique de systèmes complexes tolérants aux fautes. Nous montrons par cet exemple le moyen d'identifier les paramètres significatifs d'un modèle analytique nécessitant d'être déterminés expérimentalement. Le deuxième exemple est relatif à l'étalonnage de la sûreté de fonctionnement d'un système opératoire. Ces étalons sont purement expérimentaux et se basent énormément sur l'injection de fautes. Nous mettons l'accent dans cette partie de la thèse sur l'étude d'une part de l'équivalence entre les fautes injectées et d'autre part de la représentativité des fautes injectées par rapport aux fautes réelles dans les systèmes opératoires
Author: FICHE Georges
Publisher: Lavoisier
ISBN: 2746257033
Category :
Languages : en
Pages : 594
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Cet ouvrage présente l'ensemble des méthodes d'analyse qui permettent d'assurer l'écoulement du trafic et la qualité de service des réseaux de télécommunications. Pour cela, il propose une méthodologie appliquée à toutes les phases de vie, de la conception à l'exploitation des systèmes. Cet ouvrage décrit ainsi les architectures et fonctions du point de vue des performances. Il définit ensuite les concepts de base (télétrafic, qualité de service, normalisation), puis les outils (théorie et loi des probabilités, statistiques) et les méthodes d'évaluation (fiabilité, sûreté de fonctionnement, files d'attente). Ces notions sont concrétisées par des modèles et des outils de simulation. Enfin, la mise en oeuvre de l'ensemble de ces techniques grâce à une méthodologie industrielle permet d'atteindre le maximum d'efficacité tout en respectant les contraintes de l'industrie et du marché.
Author: Eliane Martins
Publisher:
ISBN:
Category :
Languages : fr
Pages : 144
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Ce mémoire présente des résultats théoriques et pratiques concernant l'utilisation de l'injection physique de fautes. Nous proposons une méthode de test qui intègre les deux objectifs de la validation (vérification et évaluation), englobant les aspects suivants: a) la définition d'une architecture de test repartie avec support pour l'injection physique de fautes; b) la sélection de la séquence de test, qui doit considérer les fautes comme une entrée supplémentaire de test; c) la détermination que le service observe satisfait aux propriétés spécifiées et; d) l'estimation de la couverture des mécanismes de tolérance aux fautes basée sur les relevés collectés lors des expériences. Afin d'avoir des estimations de bonne qualité, et de réduire le temps et l'effort de réalisation des tests, des méthodes de sondage sont appliquées; en particulier, pour le traitement des non réponses (expériences non-significatives) nous proposons l'utilisation d'un sondage stratifié a posteriori basé sur les groupes d'équipotentielles affectées par les tests. Cette méthode a été appliquée à la validation d'une architecture répartie, ouverte et tolérante aux fautes, définie dans le cadre du projet delta-4 du programme européen esprit. Les résultats obtenus montrent l'apport considérable de l'injection physique de fautes dans le processus de validation de systèmes tolérants aux fautes.
Author: Abdelaziz Ammari
Publisher:
ISBN:
Category :
Languages : fr
Pages : 149
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La probabilité des fautes transitoires augmente avec l'évolution des technologies. Plusieurs approches ont été proposées pour analyser très tôt l'impact de ces fautes sur un circuit numérique. Il est notamment possible d'utiliser une approche fondée sur l'injection de fautes dans une description VHDL au niveau RTL. Dans cette thèse, nous apportons plusieurs contributions à ce type d'analyse. Un premier aspect considéré est la prise en compte de l'environnement du circuit numérique lors des campagnes d'injection. Ainsi, une approche basée sur une analyse de sûreté de fonctionnement multi-niveaux a été développée et appliquée sur un exemple. Les injections sont réalisées dans le circuit numérique décrit au niveau RTL alors que le reste du système est décrit à un niveau d'abstraction plus élevé. L'analyse des résultats montre que certaines défaillances apparaissant au niveau du circuit n'ont en fait aucun impact sur le système. Nous présentons ensuite les avantages de la combinaison de deux types d'analyses : la classification des fautes en fonction de leurs effets, et l'analyse plus détaillée des configurations d'erreurs activées dans le circuit. Une campagne d'injection de fautes de type SEU a été réalisée sur un microcontrôleur 8051 décrit au niveau RTL. Les résultats montrent que la combinaison des analyses permet au concepteur de localiser les points critiques, facilitant l'étape de durcissement. Ils montrent également que, dans le cas d'un processeur à usage général, les configurations d'erreurs peuvent être dépendantes du programme exécuté. Cette étude a également permis de montrer que l'injection d'un très faible pourcentage des fautes possibles permet déjà d'obtenir des informations utiles pour le concepteur. La même méthodologie a été utilisée pour valider la robustesse obtenue avec un durcissement au niveau logiciel. Les résultats montrent que certaines fautes ne sont pas détectées par les mécanismes implémentés bien que ceux-ci aient été préalablement validés par des injections de fautes basées sur un simulateur de jeu d'instructions. Le dernier aspect de cette thèse concerne l'injection de fautes dans des blocs analogiques. En fait très peu de travaux traitent du sujet. Nous proposons donc un flot global d'analyse pour circuits numériques, analogiques ou mixtes, décrits au niveau comportemental. La possibilité d'injecter des fautes dans des blocs analogiques est discutée. Les résultats obtenus sur une PLL, choisie comme cas d'étude, sont analysés et montrent la faisabilité de l'injection de fautes dans des blocs analogiques. Pour valider le flot, des injections de fautes sont également réalisées au niveau transistor et comparées à celles réalisées à haut niveau. Il apparaît une bonne corrélation entre les résultats obtenus aux deux niveaux.
