Etude et conception des structures de test et méthodes d'analyse pour les technologies CMOS PDF Download
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Author: Fabrice Rigaud
Publisher:
ISBN:
Category :
Languages : fr
Pages : 130
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Book Description
Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendus.
Author: Fabrice Rigaud
Publisher:
ISBN:
Category :
Languages : fr
Pages : 130
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Book Description
Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendus.
Author: Manjul Bhushan
Publisher: Springer Science & Business Media
ISBN: 1441993770
Category : Technology & Engineering
Languages : en
Pages : 401
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Book Description
Microelectronic Test Structures for CMOS Technology and Products addresses the basic concepts of the design of test structures for incorporation within test-vehicles, scribe-lines, and CMOS products. The role of test structures in the development and monitoring of CMOS technologies and products has become ever more important with the increased cost and complexity of development and manufacturing. In this timely volume, IBM scientists Manjul Bhushan and Mark Ketchen emphasize high speed characterization techniques for digital CMOS circuit applications and bridging between circuit performance and characteristics of MOSFETs and other circuit elements. Detailed examples are presented throughout, many of which are equally applicable to other microelectronic technologies as well. The authors’ overarching goal is to provide students and technology practitioners alike a practical guide to the disciplined design and use of test structures that give unambiguous information on the parametrics and performance of digital CMOS technology.
Author: Manjul Bhushan
Publisher: Springer
ISBN: 1493913492
Category : Technology & Engineering
Languages : en
Pages : 431
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Book Description
CMOS Test and Evaluation: A Physical Perspective is a single source for an integrated view of test and data analysis methodology for CMOS products, covering circuit sensitivities to MOSFET characteristics, impact of silicon technology process variability, applications of embedded test structures and sensors, product yield, and reliability over the lifetime of the product. This book also covers statistical data analysis and visualization techniques, test equipment and CMOS product specifications, and examines product behavior over its full voltage, temperature and frequency range.
Author: Véronique Rivière
Publisher:
ISBN:
Category :
Languages : fr
Pages : 227
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Book Description
CES TRAVAUX CONCERNENT LA MISE EN PLACE D'UNE METHODOLOGIE D'EVALUATION DE LA QUALITE ET DE LA FIABILITE DES CIRCUITS INTEGRES, EN VUE DE SIMPLIFIER LES PROCEDURES ACTUELLES D'ASSURANCE QUALITE DE CES COMPOSANTS. CETTE METHODOLOGIE EST BASEE SUR LA CONCEPTION ET LE TEST DE STRUCTURES SPECIFIQUES (CMOS SUR ISOLANT). CES STRUCTURES ONT ETE CONCUES SELON UNE DEMARCHE DE DECOMPOSITION STRUCTURALE DE LA TECHNOLOGIE MISE EN UVRE. DES TESTS EFFECTUES SUR PLAQUETTE PUIS LORS D'UN VIEILLISSEMENT ACCELERE DES STRUCTURES ONT PERMIS DE VALIDER LA CONCEPTION DE CES STRUCTURES MAIS AUSSI DE METTRE EN EVIDENCE L'EXISTENCE, AU NIVEAU DE LA PLAQUETTE, DE PRECURSEURS DES DEGRADATIONS QUI CONTROLENT LA FIABILITE GLOBALE
Author: Élodie Ebrard
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Languages : fr
Pages : 155
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Book Description
De très nombreuses applications industrielles nécessitent de la mémoire non volatile programmable électriquement une seule fois et noneffaçable (OTP: One Time Programmable). Cette mémoire est indispensable à l'ensemble des circuits sur technologie CMOS avancée pour effectuer les opérations de réparation, d'ajustement de fonctions digitales ou analogiques, de traçabilité et de sécurité. La mémoire OTP doit être compatible avec la technologie CMOS standard pour des raisons de coût. De plus, les conditions de programmation de cette mémoire doivent répondre à des exigences de consommation et de rapidité. Le cahier des charges qui regroupe toutes ces exigences est donc contraignant et l'étude de la littérature montrera aucune solution de points mémoires n'y répond de manière satisfaisante. Le travail de cette thèse se base sur une structure composée d'un condensateur en série avec un transistor de sélection. La solution de la structure du point mémoire finalement retenue est tout d'abord comparée avec l'état de l'art et discutée. Le transistor de sélection y est ainsi notamment remplacé par un montage dit \textit{cascode}. Ce type de mémoire OTP emploie une tension de programmation élevée que les études de fiabilité fournies par la littérature ne couvrent pas. Une analyse de sensibilité de tous les paramètres du point mémoire est donc ensuite menée, afin d'aboutir à son optimisation ver un meilleur compromis densité/performances/fiabilité. Elle s'appuie sur la caractérisation de nombreuses structures de tests réalisées en technologie CMOS 45nm et 32nm et en particulier sur leur étude statistique. L'analyse de la fiabilité du point mémoire permet enfin de dégager une méthode de conception de mémoire. Ce travail de thèse permet donc l'analyse exhaustive d'une cellule mémoire adaptée aux technologies standard CMOS avancées. Il fournit un cahier de recettes vérifié expérimentalement et permettant la conception efficace de mémoires fiables
Author: Pascal Mora
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Languages : fr
Pages : 227
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Book Description
Aujourd'hui les solutions mémoire programmables de type Flash compatibles CMOS sont très demandées. Cependant, leur intégration dans les technologies logiques se heurte à des barrières physiques liées au caractère non volatile de la structure. En effet, certaines étapes du procédé de fabrication ne sont pas adaptées à ce type de fonctionnement et induisent des problèmes de fiabilité. La thèse s'inscrit dans ce contexte avec trois grands axes de travail qui sont l'étude des mécanismes de défaillance, l'évaluation de I'impact des procédés et de l'architecture des cellules sur la fiabilité ainsi que l'optimisation des structures de test et méthodes d'analyse. Une attention particulière est portée sur l'aspect rétention de données au travers d'une étude approfondie de la perte de charge rapide qui est un point critique de la fiabilité des mémoires embarquées. Les solutions technologiques proposées permettent de repousser les limites de l'intégration de ce type de mémoires
Author: Eric Estève
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Languages : fr
Pages : 260
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Book Description
L'ETUDE DES ELEMENTS PARASITES (RESISTANCES ET CAPACITES) A ETE FAITE SUR UNE TECHNOLOGIE CMOS-2 MICRONS. LA STRUCTURE DE TEST ET LES MESURES OBTENUES ONT PERMIS DE DEGAGER UNE MODELISATION ANALYTIQUE DE LA RESISTANCE DE CONTACT, DECOUPLANT LA RESISTANCE D'INTERFACE ET LA RESISTANCE DUE A LA REPARTITION DU COURANT AU SORTIR DU CONTACT. DES ETUDES EN FONCTION DE LA TEMPERATURE ONT PERMIS DE VALIDER CE MODELE. CONCERNANT LES CAPACITES, UNE NOUVELLE TECHNIQUE DE MESURE, LA METHODE COMPARATIVE, A PERMIS D'AVOIR ACCES A DES CAPACITES DE 10**(-13) FARADS ET, ASSOCIEE A DES TECHNIQUES PLUS CLASSIQUES, DE DEGAGER UNE MODELISATION PRENANT EN COMPTE LES EFFETS DE BORD POUR LES JONCTIONS ET LES INTERCONNEXIONS. LA MODELISATION DU DELAI DANS LES INTERCONNEXIONS A ETE FAITE, PERMETTANT DE PROPOSER DES SOLUTIONS BASEES SUR LA CIRCUITERIE. UNE ETUDE SYSTEMATIQUE DE L'IMPACT DES ELEMENTS PARASITES SUR LES PERFORMANCES D'UN CIRCUIT A ETE REALISEE PAR SIMULATIONS ELECTRIQUES, PERMETTANT DE HIERARCHISER LES ELEMENTS PARASITES, ETUDE COMPLETEE A TITRE PROSPECTIF EN ENVISAGEANT UNE TECHNOLOGIE SOUS MICRONIQUE A DISPOSITIF L.D.D. IL APPARAIT QUE L'IMPACT DES ELEMENTS PARASITES NON INCLUS DANS LE MODELE ELECTRIQUE DE TRANSISTOR RESTERA DANS UNE PROPORTION DE 15% DU TEMPS DE COMMUTATION, CE QUI N'IMPLIQUE PAS DE COMPLEXIFIER LE MODELE ACTUEL. PAR CONTRE, UN CALCUL AUTOMATIQUE DE TOUS LES ELEMENTS PARASITES ASSOCIES A UN CIRCUIT GLOBAL SERAIT NECESSAIRE POUR CONFORTER LA CONCEPTION DE CIRCUIT
Author: ZHIGANG.. MAO
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Languages : fr
Pages : 150
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Book Description
LE DEVELOPPEMENT DES TECHNOLOGIES MICROELECTRONIQUES ENTRAINE UNE UTILISATION DE PLUS EN PLUS IMPORTANTE DES CIRCUITS INTEGRES DANS LES SYSTEMES INFORMATIQUES; LA FIABILITE OFFERTE PAR LES CIRCUITS EST UN PARAMETRE IMPORTANT. CETTE THESE PRESENTE UNE TECHNIQUE CELLE DE L'AUTOTEST POUR AMELIORER LA FIABILITE DES CIRCUITS LORSQUE DES TACHES CRITIQUES DOIVENT ETRE ACCOMPLIES ET UTILISE CETTE TECHNIQUE DANS LA REALISATION D'UN MULTIPLIEUR PARALLELE. LA TOLERANCE AUX FAUTES EST LE PRINCIPAL MOYEN POUR OBTENIR UN SYSTEME FIABLE, DANS UN SYSTEME TOLERANT AUX FAUTES, LE CIRCUIT AUTOTESTABLE PEUT REALISER LE TEST EN LIGNE D'ERREURS; LA STRUCTURE DU CIRCUIT AUTOTESTABLE ET DES METHODES POUR LA CONCEPTION DU CIRCUIT EN VUE DE L'AUTOTEST SONT PRESENTEES. LE MULTIPLIEUR PARALLELE EST UN OPERATEUR IMPORTANT DANS LES SYSTEMES INFORMATIQUES ET LES SYSTEMES DE TELECOMMUNICATION; SON ALGORITHME DETERMINE DIRECTEMENT LA VITESSE DE LA MULTIPLICATION ET LE COUT MATERIEL DE SA REALISATION. UNE PRESENTATION ET UNE COMPARAISON SUR DIFFERENTS ALGORITHMES SONT FAITES. QUELQUES ALGORITHMES SONT CHOISIS POUR REALISER DES MULTIPLIEURS AUTOTESTABLE; LES REALISATIONS NOUS DONNENT DES RESULTATS REELS SUR LES PERFORMANCES DES MULTIPLIEURS AUTOTESTABLES UTILISANT CES DIFFERENTS ALGORITHMES ET DIFFERENTES METHODES POUR LA CONCEPTION DE L'AUTOTEST
Author: Hubert Filiol
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Languages : fr
Pages : 187
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Book Description
Avec la miniaturisation toujours plus poussée des technologies CMOS, il devient de plus en plus difficile de maîtriser les variations des paramètres technologiques lors de la fabrication des circuits intégrés. A cause de ces variations, les performances des circuits peuvent varier de façon considérable. Par conséquent, des méthodes d’analyse de la variabilité et de conception robuste sont plus que jamais nécessaires pour garantir un rendement de fabrication des circuits élevé.Les techniques classiques d’analyse de la variabilité se révèlent soit pessimistes conduisant alors à un surdimensionnement (analyse « pire-cas »), soit très couteuses en temps de calcul (analyse Monte Carlo). Quant aux méthodes de conception automatisée robuste, elles sont généralement basées sur des algorithmes d’optimisation locaux qui améliorent la robustesse des circuits localement, mais risquent de ne pas converger vers le dimensionnement globalement robuste. Dans ce travail de thèse, une nouvelle méthode d’analyse de la variabilité ainsi qu’une nouvelle approche pour concevoir des circuits analogiques robustes ont été développées. La méthode d’analyse de la variabilité consiste à approximer les performances des circuits par des modèles polynomiaux à partir des plans d’expériences, puis à estimer les variations extrêmes grâce au développement limité de Cornish-Fisher. Cette méthode s’avère aussi précise que l’analyse de Monte Carlo, mais présente un coût calculatoire bien plus faible. Enfin, l’approche de conception robuste met en oeuvre la méthode précédente d’analyse de la variabilité dans un algorithme d’optimisation par intervallesafin d’assurer un dimensionnement globalement robuste.
Author: Olivier Rinaudo
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Category :
Languages : fr
Pages : 338
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Book Description
CETTE ETUDE PROPOSE UN OUTIL GLOBAL POUR LA CARACTERISATION DES TECHNOLOGIES CMOS A TRAVERS LES PARAMETRES SPICE EXTRAITS DE MICROSTRUCTURES DE TEST ADAPTEES. LE DEVELOPPEMENT DES CONDITIONS DE TEST ET UNE STRATEGIE ORIGINALE D'OPTIMISATION DES PARAMETRES SONT PRESENTES. DE PLUS, UNE AMELIORATION DU MODELE SPICE AINSI QU'UNE NOUVELLE METHODE D'EXTRACTION DES RESISTANCES D'ACCES PARASITES SONT EXPOSEES. ENFIN, LA MESURE DES PARAMETRES S DE TRANSISTORS A PERMIS DE CARACTERISER LES PERFORMANCES DYNAMIQUES DU MODELE SPICE AINSI QUE LES PROPRIETES DE L'INTERFACE (SI/SIO#2)
