Etude du thyristor en technologies CMOS avancées pour implémentation dans des stratégies locale et globale de protection contre les décharges électrostatiques PDF Download
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Author: Johan Bourgeat
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Languages : fr
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Book Description
Les travaux présentés dans ce mémoire s'inscrivent dans le contexte de la protection des circuits intégrés contre les décharges électrostatiques (ESD) pour les nœuds technologiques très avancés tels que les nœuds CMOS45nm et CMOS32nm. La réduction des dimensions lithographiques ajoutée à l'introduction de nouveaux procédés technologiques ont contribué à accroître leur sensibilité aux ESD. Un parfait contrôle de l'environnement du circuit intégré et l'ajout d'éléments de protections dédiés permettent de réduire les dégradations induites par ce type d'évènement. Ce travail de thèse consiste ainsi à proposer de nouvelles protections basées sur l'utilisation du thyristor. Pour cela, une étude approfondie sur le fonctionnement du thyristor lors d'évènements ESD a été réalisée à l'aide de simulations TCAD en 3 dimensions. Cette étude permet d'investiguer différentes possibilités afin de moduler les paramètres principaux du thyristor. Pour permettre l'utilisation du thyristor en tant que protection locale située dans les plots d'alimentation, un circuit de déclenchement a été étudié et ajouté en CMOS45nm. Pour cela, l'optimisation du circuit a été réalisée au travers de simulations de type SPICE. Cette protection a été développée en CMOS32nm et améliorée en utilisant un thyristor bidirectionnel (triac). Enfin, une nouvelle stratégie de protection globale basée sur un réseau de trois thyristors bidirectionnels appelé "Beta Matrice" a été investiguée. Pour cela, une première étude s'est focalisée sur le développement de son circuit de déclenchement, une seconde sur l'optimisation topologique de la "Beta Matrice". Cette stratégie de protection a été validée sur du silicium CMOS32nm.
Author: Johan Bourgeat
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Les travaux présentés dans ce mémoire s'inscrivent dans le contexte de la protection des circuits intégrés contre les décharges électrostatiques (ESD) pour les nœuds technologiques très avancés tels que les nœuds CMOS45nm et CMOS32nm. La réduction des dimensions lithographiques ajoutée à l'introduction de nouveaux procédés technologiques ont contribué à accroître leur sensibilité aux ESD. Un parfait contrôle de l'environnement du circuit intégré et l'ajout d'éléments de protections dédiés permettent de réduire les dégradations induites par ce type d'évènement. Ce travail de thèse consiste ainsi à proposer de nouvelles protections basées sur l'utilisation du thyristor. Pour cela, une étude approfondie sur le fonctionnement du thyristor lors d'évènements ESD a été réalisée à l'aide de simulations TCAD en 3 dimensions. Cette étude permet d'investiguer différentes possibilités afin de moduler les paramètres principaux du thyristor. Pour permettre l'utilisation du thyristor en tant que protection locale située dans les plots d'alimentation, un circuit de déclenchement a été étudié et ajouté en CMOS45nm. Pour cela, l'optimisation du circuit a été réalisée au travers de simulations de type SPICE. Cette protection a été développée en CMOS32nm et améliorée en utilisant un thyristor bidirectionnel (triac). Enfin, une nouvelle stratégie de protection globale basée sur un réseau de trois thyristors bidirectionnels appelé "Beta Matrice" a été investiguée. Pour cela, une première étude s'est focalisée sur le développement de son circuit de déclenchement, une seconde sur l'optimisation topologique de la "Beta Matrice". Cette stratégie de protection a été validée sur du silicium CMOS32nm.
Author: Marise Bafleur
Publisher: Elsevier
ISBN: 0081011601
Category : Technology & Engineering
Languages : en
Pages : 286
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Book Description
Failures caused by electrostatic discharges (ESD) constitute a major problem concerning the reliability and robustness of integrated circuits and electronic systems. This book summarizes the many diverse methodologies aimed at ESD protection and shows, through a number of concrete studies, that the best approach in terms of robustness and cost-effectiveness consists of implementing a global strategy of ESD protection. ESD Protection Methodologies begins by exploring the various normalized test techniques that are used to qualify ESD robustness as well as characterization and defect localization methods aimed at implementing corrective measures. Due to the increasing complexity of integrated circuits, it is important to be able to provide a simulation in which the implemented ESD protection strategy provides the desired protection, while not harming the performance levels of the circuit. Therefore, the main features and difficulties related to the different types of simulation, finite element, SPICE-type and behavioral, are then studied. To conclude, several case studies are presented which provide real-life examples of the approaches explained in the previous chapters and validate a number of the strategies from component to system level. - Provides a global ESD protection approach from component to system, including both the proposal of investigation techniques and predictive simulation methodologies - Addresses circuit and system designers as well as failure analysis engineers - Provides the description of specifically developed investigation techniques and the application of the proposed methodologies to real case studies
Author: Benjamin Caillard
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Languages : fr
Pages : 132
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Book Description
Author: Marise Bafleur
Publisher: ISTE Group
ISBN: 1784053260
Category : Electric action of points
Languages : fr
Pages : 281
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Book Description
Les défaillances induites par les décharges électrostatiques (ESD) constituent un problème majeur de fiabilité et de robustesse des circuits intégrés et des systèmes électroniques. Dans certaines applications comme celles de l’automobile, ce pourcentage peut être proche de 20 %. Les problèmes de défaillance catastrophiques induits par des décharges électrostatiques n’ont commencé à être sérieusement pris en compte qu’avec l’avènement des technologies microélectroniques et la large diffusion de leurs applications dans notre vie quotidienne. Cet ouvrage examine les diverses méthodologies de protection ESD et montre par le biais de cas concrets que la meilleure approche en termes de robustesse et de coût consiste à mettre en oeuvre une stratégie globale de protection ESD. Cette approche est déclinée du composant au système pour proposer des techniques d’investigation et des méthodologies de simulation prédictive associées, validées sur différents cas d’étude.
Author: Thomas Benoist
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Languages : fr
Pages : 0
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Dans l'industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques (ESD) générées par l'environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s'ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l'on aborde des échelles nanométriques. La technologie Silicium sur Isolant (SOI) a été développée afin de contourner cette difficulté, mais l'intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d'un réseau de protection pour la puce.L'objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l'IMEP est d'évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l'oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L'analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI.
Author: Christelle Delage
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Languages : fr
Pages : 116
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Ce mémoire traite de la protection des circuits intégrés contre les décharges électrostatiques (ESD), en technologie BiCMOS de puissance. Notre étude repose essentiellement sur la simulation physique bidimensionnelle et la caractérisation. Les tests industriels ne rendant pas compte du comportement dynamique des structures de protection lors d'une décharge électrostatique , nous avons dû mettre au point un banc de caractérisation impulsionnel, TLP (Transmission Line Pulsing). Deux principaux éléments de protection ESD ont ainsi pu être étudiés : le transistor bipolaire npn autopolarisé est une structure de protection courramment utilisée en technologie BiCMOS. Grâce à la simulation physique, nous expliquons son mode de défaillance et nous étudions l'effet de certains paramètres technologiques sur ses performances. Les résultats de simulation sont confrontés aux mesures expérimentales et à l'analyse de défaillance. L'efficacité de cette structure de protection est ensuite démontrée sur la sortie d'un inverseur CMOS. Le thyristor apparaît comme une structure de protection très robuste mais délicate à utiliser. Pour répondre à la spécification très sévère d'une application de l'électronique automobile, nous avons conçu une nouvelle structure de protection, le MILSCR (MIrrored Lateral SCR). La simulation physique nous a permis de comprendre son mode de défaillance et de l'optimiser pour l'application considérée. Les résultats expérimentaux démontrent sa grande efficacité à protéger contre les deux polarités de décharge électrostatique. Nous proposons enfin une méthodologie de conception des structures de protection ESD.
Author: Frédéric Barbier
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Languages : fr
Pages : 216
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Les décharges électrostatiques (esd) présentent un réel problème de fiabilité pour les circuits intégrés. Ainsi, les fabricants de semi-conducteurs et les assembleurs de systèmes diminuent les risques d'apparition de ces décharges en contrôlant l'environnement des circuits intégrés. Pour améliorer cette protection, il est nécessaire d'ajouter des structures dédiées directement sur silicium. Les travaux présentés dans cette thèse se situent au niveau de l'amélioration de la protection des circuits intégrés en optimisant les structures dédiées. Celles-ci doivent être ensuite implémentées dans une stratégie de protection performante qui doit être adaptée aux contraintes fonctionnelles du circuit à protéger. Par exemple, afin de résoudre la forte dépendance en température du courant de fuite d'un dispositif de protection des alimentations, une optimisation de ce dernier a été menée. Elle a permis de diminuer son courant de fuite mais aussi d'améliorer ses performances vis-à-vis des décharges électrostatiques. Au travers d'études de cas en technologie cmos et bicmos, les stratégies de protection distribuées (utilisant majoritairement des thyristors) et centralisées (basées sur des diodes et des dispositifs de protection des alimentations), ont été abordés. Les études menées dans ce manuscrit proposent à la fois un composant de protection des alimentations, optimisé, s'intégrant aussi parfaitement dans une stratégie de protection centralisée efficace pour les cellules d'entrées/sorties.
Author: Antoine Rivière
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Languages : fr
Pages : 132
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Book Description
La première partie de ce manuscrit rappelle l'implication des décharges électrostatiques au sein des circuits CMOS submicroniques, les moyens d'évaluation de la protection d'un circuit ainsi que les différentes stratégies de protection couramment employées pour protéger un circuit vis-à-vis des décharges électrostatiques et présente également les résultats silicium obtenus des structures de test utilisant le bipolaire parasite comme élément de protection (ggNMOS, LVTpnp). Par la suite, notre travail s'est concentré principalement sur la conception et le développement des protections centrales utilisant la conduction MOS pour évacuer les décharges électrostatiques. Nous apportons notamment une amélioration significative vis-à-vis des déclenchements intempestifs causés par les phénomènes de bruit rencontrés sur les alimentations, un dimensionnement robuste du circuit de déclenchement ainsi qu'une approche permettant de s'affranchir des effets néfastes rencontrés lors de mise sous tension très lente du circuit sont proposés. Par la suite nous présentons une méthode de conception d'une protection centrale dynamique associée à la présentation d'un flot global de caractérisation automatisé dans le cadre de l'utilisation d'une stratégie de protection globale d'un circuit. La dernière partie du manuscrit présente deux nouvelles approches de détection permettant d'adresser des rampes de mise sous tension très rapides sans provoquer le déclenchement de la protection pouvant induire une consommation statique critique du circuit.
Author: Tek Fouy Lim
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Languages : fr
Pages : 0
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Book Description
Ces travaux s'inscrivent dans un contexte où les contraintes vis-à-vis des décharges électrostatiques sont de plus en plus fortes, les circuits de protection sont un problème récurrent pour les circuits fonctionnant à hautes fréquences. La capacité parasite des composants de protection limite fortement la transmission du signal et peut perturber fortement le fonctionnement normal d'un circuit. Les travaux présentés dans ce mémoire font suite à une volonté de fournir aux concepteurs de circuits fonctionnant aux fréquences millimétriques un circuit de protection robuste présentant de faibles pertes en transmission, avec des dimensions très petites et fonctionnant sur une très large bande de fréquences, allant du courant continu à 100 GHz. Pour cela, une étude approfondie des lignes de transmission et des composants de protection a été réalisée à l'aide de simulations électromagnétiques et de circuits. Placés et fragmentées le long de ces lignes de transmission, les composants de protection ont été optimisés afin de perturber le moins possible la transmission du signal, tout en gardant une forte robustesse face aux décharges électrostatiques. Cette stratégie de protection a été réalisée et validée en technologies CMOS avancées par des mesures fréquentielles, électriques et de courant de fuite.
Author: Géraldine Bertrand
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Languages : fr
Pages : 140
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Book Description
Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI).
