Contribution a la caracterisation de processus technologiques CMOS : etude de structures de test destinees a la mesure de capacites des composants PDF Download
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Author: Abdelaziz Khalkhal
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Author: Abdelaziz Khalkhal
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Author: Eric Estève
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Languages : fr
Pages : 260
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L'ETUDE DES ELEMENTS PARASITES (RESISTANCES ET CAPACITES) A ETE FAITE SUR UNE TECHNOLOGIE CMOS-2 MICRONS. LA STRUCTURE DE TEST ET LES MESURES OBTENUES ONT PERMIS DE DEGAGER UNE MODELISATION ANALYTIQUE DE LA RESISTANCE DE CONTACT, DECOUPLANT LA RESISTANCE D'INTERFACE ET LA RESISTANCE DUE A LA REPARTITION DU COURANT AU SORTIR DU CONTACT. DES ETUDES EN FONCTION DE LA TEMPERATURE ONT PERMIS DE VALIDER CE MODELE. CONCERNANT LES CAPACITES, UNE NOUVELLE TECHNIQUE DE MESURE, LA METHODE COMPARATIVE, A PERMIS D'AVOIR ACCES A DES CAPACITES DE 10**(-13) FARADS ET, ASSOCIEE A DES TECHNIQUES PLUS CLASSIQUES, DE DEGAGER UNE MODELISATION PRENANT EN COMPTE LES EFFETS DE BORD POUR LES JONCTIONS ET LES INTERCONNEXIONS. LA MODELISATION DU DELAI DANS LES INTERCONNEXIONS A ETE FAITE, PERMETTANT DE PROPOSER DES SOLUTIONS BASEES SUR LA CIRCUITERIE. UNE ETUDE SYSTEMATIQUE DE L'IMPACT DES ELEMENTS PARASITES SUR LES PERFORMANCES D'UN CIRCUIT A ETE REALISEE PAR SIMULATIONS ELECTRIQUES, PERMETTANT DE HIERARCHISER LES ELEMENTS PARASITES, ETUDE COMPLETEE A TITRE PROSPECTIF EN ENVISAGEANT UNE TECHNOLOGIE SOUS MICRONIQUE A DISPOSITIF L.D.D. IL APPARAIT QUE L'IMPACT DES ELEMENTS PARASITES NON INCLUS DANS LE MODELE ELECTRIQUE DE TRANSISTOR RESTERA DANS UNE PROPORTION DE 15% DU TEMPS DE COMMUTATION, CE QUI N'IMPLIQUE PAS DE COMPLEXIFIER LE MODELE ACTUEL. PAR CONTRE, UN CALCUL AUTOMATIQUE DE TOUS LES ELEMENTS PARASITES ASSOCIES A UN CIRCUIT GLOBAL SERAIT NECESSAIRE POUR CONFORTER LA CONCEPTION DE CIRCUIT
Author: Manjul Bhushan
Publisher: Springer
ISBN: 9781489990556
Category : Technology & Engineering
Languages : en
Pages : 0
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Microelectronic Test Structures for CMOS Technology and Products addresses the basic concepts of the design of test structures for incorporation within test-vehicles, scribe-lines, and CMOS products. The role of test structures in the development and monitoring of CMOS technologies and products has become ever more important with the increased cost and complexity of development and manufacturing. In this timely volume, IBM scientists Manjul Bhushan and Mark Ketchen emphasize high speed characterization techniques for digital CMOS circuit applications and bridging between circuit performance and characteristics of MOSFETs and other circuit elements. Detailed examples are presented throughout, many of which are equally applicable to other microelectronic technologies as well. The authors’ overarching goal is to provide students and technology practitioners alike a practical guide to the disciplined design and use of test structures that give unambiguous information on the parametrics and performance of digital CMOS technology.
Author: Alain Toulouse
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Languages : fr
Pages : 143
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LA REDUCTION DES DIMENSIONS ELEMENTAIRES DANS LES CIRCUITS INTEGRES AUGMENTE DE MANIERE INEXORABLE L'INFLUENCE DES INTERCONNEXIONS DANS L'ESTIMATION DES PERFORMANCES D'UN SYSTEME INTEGRE. LE TRAVAIL PRESENTE DANS CETTE THESE S'INCLUE DANS UN EFFORT INTERNATIONAL POUR AMELIORER LA PRECISION DE L'EXTRACTION DE PARASITES A PARTIR D'UN DESSIN DE MASQUES. NOUS AVONS TOUT D'ABORD DEVELOPPE UN DISPOSITIF DE MESURE INTEGRE SUR SILICIUM QUI PERMET DE MESURER AVEC PRECISION DES CAPACITES CONSTANTES AVEC UN COUT EN SURFACE TRES REDUIT PAR RAPPORT AUX METHODES DE MESURES DIRECTES. NOUS POUVONS AINSI MESURER DES CAPACITES DE L'ORDRE DE LA CENTAINE D'ATTO-FARAD AVEC UNE INCERTITUDE DE L'ORDRE DE QUELQUES %. A PARTIR DES RESULTATS DE MESURE, NOUS AVONS PU METTRE EN EVIDENCE LES LIMITES DES MODELES D'EXTRACTION CLASSIQUES ET PROPOSER UN MODELE ORIGINAL ET GENERIQUE. CE MODELE NECESSITE UNE SIMPLE ETAPE DE CALIBRATION AFIN DE DETERMINER LES PARAMETRES RELATIFS A UNE TECHNOLOGIE DONNEE SANS QU'IL SOIT NECESSAIRE DE CONNAITRE LES DIMENSIONS VERTICALES DE LA TECHNOLOGIE. LES RESULTATS OBTENUS EN TERME DE PRECISION DU MODELE SONT TRES ENCOURAGEANT POUR DES TECHNOLOGIES SUBMICRONIQUES.
Author: Céline Petot-Barbier
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Languages : fr
Pages : 169
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Le travail présenté dans ce mémoire a pour but de modéliser des composants passifs tels que des varactors et des inductances, ainsi que d'étudier le couplage substrat en haute fréquence en technologie CMOS 120nm et 90nm. Une comparaison de ces structures sur un substrat standard et SOI est présentée. Le premier chapitre permet de poser les bases de la caractérisation hyperfréquence sur plaque et de présenter les différents équipements utilisés pour la mesure des structures de test. Grâce à la validation du nouvel analyseur de réseau, des mesures ont été effectuées pour permettre la modélisation de capacités variables telles que des varactors N+/puits-N différentiels et des inductances différentielles. Le deuxième défi étant le couplage substrat, celui-ci est étudié en technologie CMOS 90nm. Des recommandations sont proposées aux concepteurs pour isoler les blocs de circuit sensibles dans cette technologie. Un modèle RC, basé sur les données technologiques, est développé pour une meilleure compréhension des phénomènes de couplage mis en jeu dans le substrat. La dernière partie aborde la technologie SOI et montre que les composants passifs différentiels étudiés précédemment ne sont pas affectés par cette technologie. Celle-ci permet même de s'affranchir de l'écran protection des inductances utilisé en technologie standard pour limiter les pertes dans le substrat. Le couplage substrat est aussi étudié en technologie SOI. Ces études ont permis d'étudier les deux principaux défis de l'intégration de composants haute fréquence dans les technologies avancées de part les dimensions mis en jeu et la nature du substrat.
Author: Olivier Rinaudo
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Languages : fr
Pages : 338
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CETTE ETUDE PROPOSE UN OUTIL GLOBAL POUR LA CARACTERISATION DES TECHNOLOGIES CMOS A TRAVERS LES PARAMETRES SPICE EXTRAITS DE MICROSTRUCTURES DE TEST ADAPTEES. LE DEVELOPPEMENT DES CONDITIONS DE TEST ET UNE STRATEGIE ORIGINALE D'OPTIMISATION DES PARAMETRES SONT PRESENTES. DE PLUS, UNE AMELIORATION DU MODELE SPICE AINSI QU'UNE NOUVELLE METHODE D'EXTRACTION DES RESISTANCES D'ACCES PARASITES SONT EXPOSEES. ENFIN, LA MESURE DES PARAMETRES S DE TRANSISTORS A PERMIS DE CARACTERISER LES PERFORMANCES DYNAMIQUES DU MODELE SPICE AINSI QUE LES PROPRIETES DE L'INTERFACE (SI/SIO#2)
Author: Fabrice Rigaud
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Languages : fr
Pages : 130
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Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendus.
Author: Kwami Dzahini
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Languages : fr
Pages : 156
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CE MEMOIRE EST CONSACRE AU DEVELOPPEMENT D'UN CAPTEUR INTEGRE DE TYPE ISFET (ION SENSITIVE FIELD EFFECT TRANSISTOR) A PARTIR D'UNE FILIERE ASIC EN TECHNOLOGIE CMOS. APRES AVOIR ETUDIE L'INFLUENCE DU PROCEDE DE GREFFAGE DES ISFET SUR DES CIRCUITS REALISES DANS UNE FILIERE INDUSTRIELLE, NOUS AVONS MIS AU POINT UN PROCEDE CHIMIQUE DE GRAVURE LOCALE PERMETTANT DE METTRE A NU L'OXYDE MINCE DE GRILLE D'UN TRANSISTOR MOS. LES RESULTATS OBTENUS PROUVENT LA FAISABILITE DE CAPTEURS ISFET A PARTIR D'UNE TECHNOLOGIE CMOS DE TYPE ASIC. NOTRE ANALYSE DES PROBLEMES LIES AUX DIFFERENTS MODES DE POLARISATION DES ISFET A PERMIS LA REALISATION D'UN CIRCUIT DE MESURE INTEGRALE EN TECHNOLOGIE CMOS. NOUS AVONS EFFECTUE LA CONCEPTION (SIMULATION, DESSIN DES MASQUES ET CARACTERISATION) DE DEUX ELEMENTS PRINCIPAUX DU CIRCUIT: AMPLIFICATEUR OPERATIONNEL ET UNE REFERENCE DE TENSION DE TYPE BAND-GAP. PLUSIEURS STRUCTURES SPECIFIQUES ONT ETE DEVELOPPEES POUR LES COMPOSANTS NECESSAIRES AUX CIRCUITS ANALOGIQUES EN CMOS; CITONS EN EXEMPLE LES TRANSISTORS ET LES CAPACITES MOS MULTICELLULAIRES, AINSI QUE LES TRANSISTORS BIPOLAIRES PNP VERTICAUX ET LATERAUX. CES STRUCTURES ONT ETE VALIDEES PAR DES CARACTERISATIONS ELECTRIQUES DE COMPOSANTS AVANT D'ETRE UTILISEES DANS NOS CIRCUITS. POUR REDUIRE LE TEMPS QU'EXIGE LA CONCEPTION FULL-CUSTOM, NOUS AVONS DEVELOPPE UN PROGRAMME D'AUTOMATISATION DU DESSIN DES MASQUES DE CIRCUITS ANALOGIQUES CMOS EN FONCTION DE LEURS SCHEMAS ELECTRIQUES. CE PROGRAMME ECRIT EN LANGAGE SKILL, UTILISE LE ROUTEUR DU SYSTEME CADENCE
![Etude et caractérisation de structures d'isolement de type LOCOS pour une technologie CMOS 0.35 [microns] PDF](https://books.google.com/books/content/images/frontcover/sBd5tgAACAAJ?fife=w80-h100)
Author: Agnès Tixier
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Languages : fr
Pages : 376
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La reduction des dimensions des dispositifs electroniques, entrainant une augmentation de l'integration, les rend plus performants et reduit les couts de la fabrication. Ainsi l'amelioration des techniques d'isolation, afin d'optimiser des structures d'isolement de plus en plus etroites, est necessaire. Pour la generation cmos 0.35 m, chez st-microelectronics a agrate, des structures de type locos enterre de largeur 1.30 m a 1.00 m, et obtenues par oxydation selective du silicium, sont utilisees. Leur etude a necessite l'utilisation du programme de simulation de technologie impact-4, reduisant ainsi le temps et le cout du developpement. L'etude realisee dans ce memoire s'effectue : i) sur la topographie des structures, ii) sur les contraintes generees dans le substrat de silicium au cours de la fabrication. Or l'utilisation predictive d'un programme de simulation reclame la calibration de certains parametres pour la technologie utilisee. La calibration de six parametres non mesurables utilises dans les modeles d'oxydation du silicium a donc ete realisee a l'aide d'une technique de regression statistique. L'ajustement de ces parametres a ensuite permis l'etude topographique par simulation d'une nouvelle structure d'isolement : le nclad. Son masque de nitrure encapsule permet de reduire l'oxydation dans les zones non selectionnees. Pendant la fabrication de ces structures, il s'oxyde ce qui a pour consequence de modifier son efficacite. Pour reproduire cet effet, l'oxydation du nitrure a ete modelisee et implantee dans impact-4. Un autre critere d'optimisation est le niveau des contraintes generees dans le substrat au cours de la fabrication favorisant les defaillances des dispositifs. Leurs valeurs peuvent etre predites par simulation. La precision de leur calcul a ete verifiee par une confrontation avec des mesures donnant un assez bon accord. Les mesures ont ete obtenues par une technique originale : la diffraction electronique par faisceau convergent (cbed).
Author: Maxime Rousseau
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Languages : fr
Pages : 228
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Book Description
Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.
