Author: Nicolas Abel
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Languages : fr
Pages : 186
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Cette thèse présente des outils et méthodologies de développement destinés aux architectures reconfigurables dynamiquement. On commence par proposer une suite d'outils améliorant la mise en oeuvre de la reconfiguration dynamique : on optimise le stockage des configurations et la durée des reconfigurations grâce à des outils logiciels et matériels. On termine en étudiant les mécanismes de gestion de la zone reconfigurable à partir d'un langage de haut niveau. Ensuite, on s'intéresse particulièrement à la gestion automatique des flux de données. On se base sur un découplage entre les modules de traitement et les modules de gestion des flux de données. Les seconds, sont entièrement pris en charge par les outils de développement et le système de gestion de l'architecture. Ainsi, le système dispose d'une bibliothèque de traitements et de tous les outils permettant de les séquencer en temps réel. L'ensemble des concepts étudiés a été mis en oeuvre en situation réelle sur l'architecture ARDOISE.
Author: Samuel Garcia
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Languages : fr
Pages : 121
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Les applications pressenties dans le futur partagent quatre caractéristiques majeures. Elles nécessitent une capacité de calcul accrue, nécessitent la prise en compte du temps réel, représentent un pas important en terme de complexité en comparaison avec les applications d'aujourd'hui, et devront être capables de supporter la nature dynamique du monde réel.Une architecture reconfigurable dynamiquement à grain fin (FGDRA) peut être vue comme une nouvelle évolution des FPGA d'aujourd'hui, visant à supporter des applications temps réel à la fois complexes et fortement dynamiques, tout en fournissant une puissance de calcul potentielle comparable due à la possibilité d'optimiser l'architecture applicative à un niveau de granularité très fin. Pour rendre ce type d'architecture utilisable pour les développeurs applicatifs, la complexité doit être abstraite par le biais d'un système d'exploitation et d'une suite d'outils adéquats. Cette combinaison formera une bonne solution pour supporter les applications du futur.Cette thèse présente une architecture de FGDRA innovante appelée OLLAF. Cette architecture répond à la fois aux aspect techniques liés à la reconfiguration dynamique, et aux problèmes pratiques des développeurs applicatifs. L'ensemble de l'architecture est conçue pour fonctionner en symbiose avec un système d'exploitation.Les études présentées sont plus particulièrement axées sur les mécanismes de gestion des tâches matérielles dans un système préemptif.Nous présentons d'abord nos travaux essayant d'implémenter de tels mécanismes en utilisant des FPGA existant et montrons que ces architectures existantes doivent évoluer pour pouvoir supporter efficacement un système d'exploitation dans un contexte temps réel hautement dynamique.L'architecture OLLAF est expliquée en mettant l'accent sur les mécanismes de gestion des tâches matérielles.Nous présentons ensuite deux études qui prouvent que cette approche constitue un gain important en comparaison avec les plates-formes existantes en terme d'overhead du au système d'exploitation et ce même dans des cas où la reconfiguration dynamique n'est utilisée que pour le partage de la ressource de calcul. Pour les cas temps réel fortement dynamiques, nous avons montré que non seulement cela permet de diminuer l'overhead, mais l'architecture OLLAF permet également de supporter des cas qui ne peuvent pas être envisagés avec les composants actuels.
Author: Nassima Boudouani
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Languages : fr
Pages : 388
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Le travail effectué dans cette thèse concerne l'implantation temps réel d'opérateurs de détection et d'estimation de mouvement sur FPGA reconfigurables dynamiquement. Le détecteur de mouvement que nous avons étudié est basé sur les champs de Markov ; il présente un grain de calcul variable et son caractère récursif a longtemps constitué un frein à son implantation temps réel. Nous avons proposé des solutions pour rompre cette récursion et avons suggéré deux types d'implantations sur architectures reconfigurables à grain fin : l'une dynamique évaluée sur le FPGA AT40K40 d'Atmel et l'autre statique implantée sur les FPGA XC4000 et Virtex de Xilinx. Nous avons pour chacune de ces solutions détaillé l'organisation et la gestion des données en mémoire. Les estimateurs de mouvement que nous avons abordés sont basés sur la méthode d'appariement de blocs. La difficulté de l'implantation temps réel de l'estimateur de mouvement à recherche exhaustive provient principalement de la grande quantité de données à traiter ; nous avons évalué différentes solutions visant à réduire le nombre d'opérations à faire ou le nombre de données à traiter, et avons montré la faisabilité de leurs implantations temps réel sur des circuits reconfigurables à grain fin de type AT40K40. Pour l'ensemble des algorithmes étudiés, nous avons proposé un découpage en configurations prenant en compte des contraintes liées aux ressources de calcul disponibles, au taux de parallélisme possible, à la bande passante mémoire, et aux dépendances de données entre configurations successives. Ces opérateurs viennent enrichir la bibliothèque d'IP en cours de construction pour le projet Ardoise (Architecture reconfigurable dynamiquement orientée image et signal embarquée) et peuvent s'utiliser comme éléments de base pour d'autres applications comme la compression vidéo.
Author: François Duhem (auteur d'une thèse intitulée Méthodologie de conception d'architectures reconfigurables dynamiquement pour des applications temps-réel)
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Languages : fr
Pages : 116
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La reconfiguration dynamique des FPGA, malgré des caractéristiques intéressantes, peine à s’installer dans l’industrie principalement pour deux raisons. Tout d’abord, les performances du contrôleur natif développé par Xilinx sont faibles et pourront résulter en un rapport entre le temps de reconfiguration et la période de la tâche trop importante pour une implémentation dynamique. Ensuite, le développement d’une application reconfigurable dynamiquement demande un effort plus conséquent, notamment concernant l’ordonnancement des tâches. Il est en effet impossible d’évaluer une architecture et/ou un algorithme d’ordonnancement pour vérifier si l’application respectera bien ses contraintes de temps avant la phase d’implémentation. Cette thèse s’inscrit dans ce contexte et propose des solutions aux problématiques énoncées précédemment. Dans un premier temps, nous présenterons FaRM, un contrôleur de reconfiguration dynamique capable d’atteindre les limites théoriques de la technologie grâce à un algorithme de compression efficient et une architecture optimisée. Ensuite, nous présenterons RecoSim, un simulateur d’architectures reconfigurables en SystemC modélisant à un haut niveau d’abstraction un tel système. Basé sur un modèle de coût du temps de reconfiguration avec FaRM, RecoSim permet notamment le développement et l’évaluation d’algorithmes d’ordonnancement, qui sont des éléments clés des architectures temps-réel. Finalement, nous montrerons comment ces premières contributions sont utilisées au sein de FoRTReSS, un flot d’exploration d’architectures intégré avec les outils de développement Xilinx. Ces travaux ont été effectués dans le cadre du projet ANR ARDMAHN.
Author: Éric Dabellani
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Languages : fr
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Malgré des avantages certains en terme d'adaptabilité et en gain de surface, la reconfiguration dynamique sur FPGA a du mal à être utilisée dans l'industrie. Le manque de moyens et de méthodes d'évaluation d'une telle architecture en est la cause majeure. Pire, aucun outil officiel ne permet aux développeurs de déterminer facilement un ordonnancement de la reconfiguration adapté pour une architecture donnée. Cette thèse s'inscrit dans ce contexte et propose une méthodologie de modélisation SystemC d'architectures reconfigurables dynamiquement. Cet outil d'aide à la conception permet de faire gagner un temps considérable lors de la phase de conception en fournissant une première estimation des performances et des ressources nécessaires au développement de l'architecture. Il permet également le développement et la validation de scénarios d'ordonnancement de la reconfiguration, tout en respectant les contraintes temps réel liées à l'application. Afin de valider notre modèle sur une application réelle, des IP de transcodage vidéo ont été développées et seront détaillées. Cette application consiste en la réalisation d'un transcodeur H.264/MPEG-2, rendu auto-adaptable grâce à l'utilisation de la reconfiguration dynamique. Ces travaux ont été menés dans le cadre du projet ARDMAHN financé par l'Agence Nationale de la Recherche portant la référence ANR-09-SEGI-001.
Author: Xun Zhang
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Cette thèse s'inscrit dans le cadre de la conception d'architectures reconfigurables. Plus précisément, il concerne les architectures matérielles adaptatives, ces dernières pouvant être modifiées du point de vue de leurs caractéristiques matérielles au cours de l'exécution d'une application. Nous présentons une méthodologie d'auto-configuration d'une architecture reconfigurable dynamiquement ainsi qu'une architecture permettant d'illustrer l'utilisation de la méthode. L'objectif de la méthode est de réduire la consommation d'énergie en garantissant le respect des contraintes à tout instant. La méthodologie proposée s'adresse aux architectures reconfigurables à grain épais, puisque l'unité fonctionnelle matérielle correspond à une fonction de haut niveau d'abstraction (IDWT, etc.), même si la réalisation de l'architecture est basée sur l'utilisation d'une structure reconfigurable à grain fin (FPGA). Le besoin d'adaptation choisi concerne principalement deux cas de figures. Premièrement, répondre aux variations dynamiques de la charge de calcul en cours de traitement : un accroissement ou une réduction du débit de données conduit à une inadéquation entre l'architecture et son environnement. Deuxièmement, s'adapter aux variations dynamiques de la structure de l'algorithme : dans certaines applications les traitements à effectuer changent en fonction des données qui arrivent.
Author: Marwa Hannachi
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Languages : fr
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Les systèmes adaptatifs basés sur les architectures FPGA (Field-Programmable Gate Arrays) peuvent bénéficier grandement de la grande flexibilité offerte par la reconfiguration partielle dynamique (DPR). Grâce au DPR, les tâches matérielles composant un système adaptatif peuvent être allouées et re-allouées à la demande ou en fonction de l'environnement dynamique. Les flots de conceptions disponibles et les outils commerciaux ont évolué pour répondre aux exigences des architectures reconfigurables qui sont toutefois limitées dans leurs fonctionnalités. Ces outils ne permettent pas un placement et une relocation efficaces de tâches matérielles de tailles variables. L'objectif principal de ces travaux de thèse consiste à proposer des nouvelles méthodologies et de nouvelles approches pour faciliter au concepteur la phase de conception d'un système adaptatif reconfigurable opérationnelle, valide, optimisé et adapté aux changements dynamiques de l'environnement. La première contribution de cette thèse porte sur la problématique de la relocation des tâches matérielles de tailles différentes. Une méthodologie de conception est proposée pour répondre à un problème majeur des mécanismes de relogement : le stockage d'une unique bitstream de configuration pour réduire les besoins de la mémoire et pour accroître la réutilisable des modules matériels générés. Une technique de partitionnement de la région reconfigurable est appliquée dans la méthodologie de relogement proposée pour augmenter l'efficacité d'utilisation des ressources matérielles dans le cas des tâches reconfigurables de tailles variables. Cette méthodologie prend en compte aussi la communication entre différentes régions reconfigurables et la région statique. Pour valider la méthode, plusieurs études de cas sont implémentées. Cette validation montre une utilisation efficace des ressources matérielles ainsi une réduction importante du temps de reconfiguration. La deuxième partie de cette thèse présente et détaille une formulation mathématique afin d'automatiser le floorplanning des zones reconfigurables dans les FPGAs. Les algorithmes de recherche présentés dans cette thèse sont basés sur la technique d'optimisation PLMNE (programmation linéaire mixte en nombres entiers). Ces algorithmes permettent de définir automatiquement l'emplacement, la taille et la forme de la zone reconfigurable dynamique. Nous nous intéressons principalement dans cette recherche à la satisfaction des contraintes de placement des zones reconfigurables et celles liées à la relocation. De plus, nous considérons l'optimisation des ressources matérielles dans le FPGA en tenant compte des tâches de tailles variables. Finalement, une évaluation de l'approche proposée est présentée.
Author: Florent Berthelot
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Languages : fr
Pages : 212
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Nous présenterons dans cette thèse une méthodologie de conception pour les architectures reconfigurables dynamiquement. Cette méthodologie permet la spécification et la modélisation à un haut niveau de l’architecture reconfigurable dynamiquement jusqu’à la génération RTL du design pour implantation matérielle. Cette méthodologie est basée sur l’utilisation du logiciel SynDEx qui permet une spécification haut niveau de l’algorithme de l’application ainsi que l’architecture hétérogène composée de processeurs, DSP et FPGA. Une Adéquation Algorithme Architecture (AAA) est alors possible. Notre travail se focalise sur l’introduction des architectures matérielles reconfigurables dynamiquement et notamment les dernières générations de FPGA partiellement reconfigurables dans ce flot de conception haut niveau. Nous abordons dans ce travail la prise en compte de la reconfiguration dynamique, la génération automatique de l’architecture matérielle, la gestion des phases de reconfigurations dynamiques ainsi que l’optimisation de celle-ci pour l’architecture générée.
Author: Imène Benkermi
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Languages : fr
Pages : 140
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Avec l'augmentation de la complexité des applications multimédia, notamment, dans le domaine de l'embarqué, les concepteurs s'orientent de plus en plus vers l'utilisation des systèmes sur puce ou SoC (System on Chip). Ces architectures sont bien adaptées pour répondre au mieux aux exigences de mobilité, de miniaturisation et de diversité dans les types de traitements induits dans le multimédia (traitement intensif de données et contrôle). Elles peuvent intégrer des composants différents, tels que des processeurs, des accélérateurs matériels et des unités reconfigurables sur une même puce afin d'accélérer l'exécution de ces applications sur les unités de traitement spécifiques ou généralistes, selon les besoins. En particulier, la présence d'unités reconfigurables, permet d'adapter l'architecture à la variété de traitements des applications considérées sur des données de nature et de taille différentes. L'émergence de ce type d'architectures fortement hétérogène nécessite l'emploi d'outils et de méthodes qui tiennent compte de leurs spécificités. Cette thèse s'inscrit dans cette thématique et a ainsi pour objectif d'apporter des solutions logicielles à la spécificité des architectures considérées. Une modélisation système est proposée afin d'identifier le maximum d'éléments logiciels, matériels et intergiciels pouvant intervenir dans ces architectures ainsi que leurs interactions. La partie ordonnanceur du système d'exploitation qui gère le partage des ressources de calcul d'un SoC entre les différentes tâches de l'application, est ensuite étudiée. La contribution de la méthode d'ordonnancement présentée dans cette thèse réside dans la prise en compte, en-ligne, du caractère hétérogène des contraintes temporelles pouvant caractériser les applications à exécuter sur les architectures hétérogènes considérées. Pour atteindre ces objectifs, une méthode approchée basée sur les réseaux de neurones est proposée.
Author: Damien Picard
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Languages : fr
Pages : 170
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L'augmentation continue de la complexité des applications embarquées et leur évolution rapide exigent des systèmes de plus en plus performants et flexibles. Ainsi, la réalisation de systèmes-sur-puce qui intègrent des architectures reconfigurables est aujourd'hui la norme pour répondre aux besoins applicatifs. Cependant, la course à l'innovation des fabricants nécessite une réduction conséquente des délais de mise sur le marché du produit et une forte productivité des concepteurs. Pour permettre une exploration rapide et efficace du vaste espace de conception des architectures reconfigurables, le concepteur a besoin de méthodes et d'outils pour : (1) évaluer les variantes architecturales suivant différentes métriques (e.g. temps de configuration, nombre de ressources, etc.) ; (2) programmer rapidement et facilement l'unité reconfigurable pour itérer sur plusieurs applications ; (3) valider fonctionnellement une exécution de l'application au niveau système puis par simulation in situ après synthèse. Nos travaux adressent ces trois points par une modélisation à haut-niveau de l'unité reconfigurable qui permet la génération d 'un prototype matériel et la mise à disposition de ses outils applicatifs. Ainsi, nos outils offrent aux concepteurs une capacité de validation précoce de concepts architecturaux en amont d'une réalisation optimale ASIC de l'unité.
