Conception et realisation d'un convertisseur analogique/numerique (A/DE, 12 bits a 8 entrees) multiplexees avec le logiciel pads logic et pads PCB. PDF Download
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Author: Sylvain Lemieux
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Languages : fr
Pages : 42
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Author: Sylvain Lemieux
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Languages : fr
Pages : 42
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Author: Mouhamed Rassoul Dia
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Languages : fr
Pages : 180
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Author: Christine Marguet
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Languages : fr
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Author: GILLES.. TOURNEUR
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Languages : fr
Pages : 227
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CETTE ETUDE PORTE SUR LA CONCEPTION D'UN CONVERTISSEUR NUMERIQUE-ANALOGIQUE 12 BITS - 100 MHZ EN TECHNOLOGIE CMOS OU BICMOS SANS AJUSTEMENT DE COMPOSANTS. LES STRUCTURES CLASSIQUES BASEES SUR LA COMMUTATION DE SOURCES A L'AIDE D'UN DECODEUR THERMOMETRE OCCUPENT UNE SURFACE IMPORTANTE QUI LIMITE LA VITESSE DE CONVERSION. NOUS PROPOSONS UNE SOLUTION BASEE SUR LE MULTIPLEXAGE TEMPOREL DE DEUX CONVERTISSEURS DITS ELEMENTAIRES: CEUX-CI TRAVAILLENT A TOUR DE ROLE EN ASSOCIATION AVEC UN MULTIPLEXEUR QUI COMMUTE LEURS COURANTS VERS LA SORTIE (STRUCTURE SANS GLITCHS). CHAQUE CONVERTISSEUR ELEMENTAIRE TRAVAILLE A UNE VITESSE DEUX FOIS PLUS FAIBLE (50 MHZ) ET N'UTILISE PAS DE DECODEUR THERMOMETRE. LES ERREURS DE LINEARITE ET L'APPARIEMENT DES CNA ELEMENTAIRES ONT ETE EXPRIMES ANALYTIQUEMENT, VERIFIES PAR DES SIMULATIONS DE MONTE-CARLO. LES SOURCES DE COURANT ONT ETE REALISEES A L'AIDE DE MIROIRS DE COURANT DYNAMIQUES SELON UN NOUVEAU PRINCIPE DE COMPENSATION DES CHARGES QUI PERMET D'ATTEINDRE UNE PRECISION DE 600 PPM A 125C AVEC DES CAPACITES DE 0,5 PF. LE MULTIPLEXEUR SIMULE EN TECHNOLOGIE BICMOS PRESENTE UNE PRECISION ET UNE VITESSE SUFFISANTES POUR UN CONVERTISEUR 12 BITS - 100 MHZ AVEC UNE BANDE PASSANTE SUPERIEURE A 50 MHZ
Author: Christine Marguet
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Languages : fr
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CETTE THESE EST CONSACREE A L'ETUDE ET A LA CONCEPTION D'UN CONVERTISSEUR ANALOGIQUE-NUMERIQUE DE 15 BITS DE DYNAMIQUE ET PRESENTANT UNE DUREE DE CONVERSION DE 200 NS. LE CAHIER DES CHARGES A ETE ETABLI EN FONCTION DES BESOINS CONJOINTS DU LABORATOIRE DE PHYSIQUE DES PARTICULES ET DE LA SOCIETE METRIX. LE PRESENT DOCUMENT DECRIT LE DEROULEMENT DE L'ETUDE DEPUIS L'ANALYSE DU MARCHE DES CONVERTISSEURS HAUT DE GAMME JUSQU'A L'INTEGRATION DE NOTRE CONVERTISSEUR AU CUR D'UN OSCILLOSCOPE NUMERIQUE EN PASSANT PAR: L'ETUDE DES PRINCIPES DE CONVERSION PARALLELE, PARALLELE-SERIE ET APPROXIMATIONS SUCCESSIVES ET DE L'ENSEMBLE DES SPECIFICATIONS PERMETTANT DE CHIFFRER LES PERFORMANCES D'UN CONVERTISSEUR A/N; LA MISE AU POINT D'UN NOUVEAU PRINCIPE BASE SUR LE POSITIONNEMENT DE GAMME AUTOMATIQUE; L'ETUDE DES DIVERSES METHODES DE TEST; LE TEST DU CONVERTISSEUR EN FONCTIONNEMENT DYNAMIQUE; LA REALISATION DES INTERFACES PERMETTANT L'INTEGRATION DU CONVERTISSEUR AU SEIN DE L'OSCOLLOSCOPE NUMERIQUE; L'ECRITURE DES LOGICIELS DE TRAITEMENT DES DONNEES ET D'EXPANSION VERS ZERO.
Author: YAN HUA.. DONG
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Languages : fr
Pages : 208
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LE CONVERTISSEUR AN A UNE RESOLUTION DE 8 BITS ET UN DEBIT DE CONVERSION DE 20 MHZ. L'UTILISATION DE LA TECHNOLOGIE CMOS PERMET UNE GRANDE DENSITE D'INTEGRATION POUR UN FAIBLE COUT DE FABRICATION. POUR SA REALISATION UN NOUVEAU COMPARATEUR A ETE ETUDIE ET MIS AU POINT, PEU SENSIBLE A LA VARIATION DE TENSION DE SEUIL DES TRANSISTORS. TOUS LES COMPARATEURS INTEGRES SUR UN MEME CIRCUIT ONT AINSI DES CARACTERISTIQUES IDENTIQUES; CECI PERMET D'OBTENIR UNE GRANDE PRECISION POUR LE CAN. POUR ELIMINER LE MAXIMUM D'ERREURS DE CONVERSION, ON INSERE DANS LE CAN DES ELEMENTS DE DETECTION ET DE CORRECTION D'ERREURS EVENTUELLES. LE CORRECTEUR EST BASE SUR UNE FONCTION A MAJORITE
Author: Fatah-Ellah Rarbi
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Languages : fr
Pages : 196
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L'objectif de cette thèse est la conception de convertisseur analogique-numérique (CAN) de type pipeline pour le codage des signaux de détecteurs à forte granularité. Au cours de cette thèse, nous avons développé un modèle pour une étude approfondie des différentes sources d'erreurs et leurs conséquences sur les caractéristiques du convertisseur pipeline 12 bits à 25 MHz. Nous avons également finalisé un prototype aux limites de la technologie choisie par la collaboration CALICE dans le cadre du projet ILC. Une nouvelle architecture de CAN pipeline avec un premier étage MDAC multi-bits incluant une structure DEM a été conçue pour alles au-delà des limites de la technologie. Enfin, en parallèle avec les travaux de conception, un effort a été consacré au développement de programmes de test pour la caractérisation des différents prototypes de convertisseur A/N. Nous expliquons les résultats de tests de trois prototypes de CAN pipeline 12 bits réalisés au cours de ces trois années de thèse. Une comparaison est faite par rapport à d'autres études en cours pour le calorimètre électromagnétique d'ILD.
Author: David Deschans
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Languages : fr
Pages : 169
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Les travaux de cette thèse portent sur l'étude et la réalisation d'un ASIC convertiseur analogique-numérique très large bande (entre 2 et 4 GHz) fonctionnant à 4 GHz et présentant une résolution de 3 bits. Ce convertisseur est dédié aux applications radio-astronomiques et tout spécialement pour le projet d'interférométrie ALMA (Atacama Large Millimeter Array) qui sera implanté au Chili dès 2007. Le signal capté étant un bruit de statistique gaussienne, la résolution du convertisseur peut être limitée à quelques bits sans pour autant détériorer de manière importante l'information contenue dans le signal analogique. Compte tenu de la fréquence d'échantillonage très élevée, il est nécessaire d'utiliser des technologies d'intégration très performantes et des structures de conversion très rapides. Nous utilisons pour cela une architecture flash implémentée dans une technologie BiCMOS SiGe 0,25 [mu]m de la société STMicroelectronics. Ce système fait le lien entre le "FrontEnd" qui constitue la partie détection du radiotélescope et le corrélateur qui effectue la détection et le post-traitement numérique du signal. Le convertisseur est constitué d'un amplificateur adaptateur très large bande (2 à 4 GHZ), de 7 comparateurs-échantilloneurs utilisant des structures différentielles classiques à charges ohmiques de type CML. Ces comparateurs sont commandés par un amplificateur d'horloge 4 GHz. Le résultat de comparaison est codé sur un code Gray 3 bits par un encodeur FDL. Les signaux numériques sont transmis à l'extérieur de la puce par 3 buffers de sortie en logique LVDS présentant des temps de commutation de l'ordre de 50 ps. Une horloge de test intégrée permet de réaliser des tests de fonctionnalité et de fiabilité sans carte de test.
