Amélioration de la protection des circuits intégrés réalisés en technologie CMOS et BICMOS vis-à-vis des décharges électrostatiques PDF Download
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Author: Frédéric Barbier
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Languages : fr
Pages : 216
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Book Description
Les décharges électrostatiques (esd) présentent un réel problème de fiabilité pour les circuits intégrés. Ainsi, les fabricants de semi-conducteurs et les assembleurs de systèmes diminuent les risques d'apparition de ces décharges en contrôlant l'environnement des circuits intégrés. Pour améliorer cette protection, il est nécessaire d'ajouter des structures dédiées directement sur silicium. Les travaux présentés dans cette thèse se situent au niveau de l'amélioration de la protection des circuits intégrés en optimisant les structures dédiées. Celles-ci doivent être ensuite implémentées dans une stratégie de protection performante qui doit être adaptée aux contraintes fonctionnelles du circuit à protéger. Par exemple, afin de résoudre la forte dépendance en température du courant de fuite d'un dispositif de protection des alimentations, une optimisation de ce dernier a été menée. Elle a permis de diminuer son courant de fuite mais aussi d'améliorer ses performances vis-à-vis des décharges électrostatiques. Au travers d'études de cas en technologie cmos et bicmos, les stratégies de protection distribuées (utilisant majoritairement des thyristors) et centralisées (basées sur des diodes et des dispositifs de protection des alimentations), ont été abordés. Les études menées dans ce manuscrit proposent à la fois un composant de protection des alimentations, optimisé, s'intégrant aussi parfaitement dans une stratégie de protection centralisée efficace pour les cellules d'entrées/sorties.
Author: Frédéric Barbier
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Languages : fr
Pages : 216
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Book Description
Les décharges électrostatiques (esd) présentent un réel problème de fiabilité pour les circuits intégrés. Ainsi, les fabricants de semi-conducteurs et les assembleurs de systèmes diminuent les risques d'apparition de ces décharges en contrôlant l'environnement des circuits intégrés. Pour améliorer cette protection, il est nécessaire d'ajouter des structures dédiées directement sur silicium. Les travaux présentés dans cette thèse se situent au niveau de l'amélioration de la protection des circuits intégrés en optimisant les structures dédiées. Celles-ci doivent être ensuite implémentées dans une stratégie de protection performante qui doit être adaptée aux contraintes fonctionnelles du circuit à protéger. Par exemple, afin de résoudre la forte dépendance en température du courant de fuite d'un dispositif de protection des alimentations, une optimisation de ce dernier a été menée. Elle a permis de diminuer son courant de fuite mais aussi d'améliorer ses performances vis-à-vis des décharges électrostatiques. Au travers d'études de cas en technologie cmos et bicmos, les stratégies de protection distribuées (utilisant majoritairement des thyristors) et centralisées (basées sur des diodes et des dispositifs de protection des alimentations), ont été abordés. Les études menées dans ce manuscrit proposent à la fois un composant de protection des alimentations, optimisé, s'intégrant aussi parfaitement dans une stratégie de protection centralisée efficace pour les cellules d'entrées/sorties.
Author: Antoine Rivière
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Languages : fr
Pages : 132
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Book Description
La première partie de ce manuscrit rappelle l'implication des décharges électrostatiques au sein des circuits CMOS submicroniques, les moyens d'évaluation de la protection d'un circuit ainsi que les différentes stratégies de protection couramment employées pour protéger un circuit vis-à-vis des décharges électrostatiques et présente également les résultats silicium obtenus des structures de test utilisant le bipolaire parasite comme élément de protection (ggNMOS, LVTpnp). Par la suite, notre travail s'est concentré principalement sur la conception et le développement des protections centrales utilisant la conduction MOS pour évacuer les décharges électrostatiques. Nous apportons notamment une amélioration significative vis-à-vis des déclenchements intempestifs causés par les phénomènes de bruit rencontrés sur les alimentations, un dimensionnement robuste du circuit de déclenchement ainsi qu'une approche permettant de s'affranchir des effets néfastes rencontrés lors de mise sous tension très lente du circuit sont proposés. Par la suite nous présentons une méthode de conception d'une protection centrale dynamique associée à la présentation d'un flot global de caractérisation automatisé dans le cadre de l'utilisation d'une stratégie de protection globale d'un circuit. La dernière partie du manuscrit présente deux nouvelles approches de détection permettant d'adresser des rampes de mise sous tension très rapides sans provoquer le déclenchement de la protection pouvant induire une consommation statique critique du circuit.
Author: Christelle Delage
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Languages : fr
Pages : 116
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Book Description
Ce mémoire traite de la protection des circuits intégrés contre les décharges électrostatiques (ESD), en technologie BiCMOS de puissance. Notre étude repose essentiellement sur la simulation physique bidimensionnelle et la caractérisation. Les tests industriels ne rendant pas compte du comportement dynamique des structures de protection lors d'une décharge électrostatique , nous avons dû mettre au point un banc de caractérisation impulsionnel, TLP (Transmission Line Pulsing). Deux principaux éléments de protection ESD ont ainsi pu être étudiés : le transistor bipolaire npn autopolarisé est une structure de protection courramment utilisée en technologie BiCMOS. Grâce à la simulation physique, nous expliquons son mode de défaillance et nous étudions l'effet de certains paramètres technologiques sur ses performances. Les résultats de simulation sont confrontés aux mesures expérimentales et à l'analyse de défaillance. L'efficacité de cette structure de protection est ensuite démontrée sur la sortie d'un inverseur CMOS. Le thyristor apparaît comme une structure de protection très robuste mais délicate à utiliser. Pour répondre à la spécification très sévère d'une application de l'électronique automobile, nous avons conçu une nouvelle structure de protection, le MILSCR (MIrrored Lateral SCR). La simulation physique nous a permis de comprendre son mode de défaillance et de l'optimiser pour l'application considérée. Les résultats expérimentaux démontrent sa grande efficacité à protéger contre les deux polarités de décharge électrostatique. Nous proposons enfin une méthodologie de conception des structures de protection ESD.
Author: Yuan Gao
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Languages : fr
Pages : 0
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Book Description
Dans l'industrie semiconducteur, une décharge électrostatique peut se produire tout au long de la vie d'une puce électronique, et constitue un vrai problème pour la fiabilité du circuit intégré et une cause majeure de défaillance. Un nouveau modèle, modèle du composant chargé (CDM, Charged Device Model) a été récemment développé pour simuler un composant chargé qui se décharge au travers d'une de ses broches vers la masse. La forme d'onde d'une telle décharge se présente comme une impulsion de courant de grande amplitude (15A pour un CDM de 1KV sur une capacité de charge de 10pF) d'une durée de seulement quelques nanosecondes. En effet, il est de plus en plus courant de constater des signatures de défaillance ESD au coeur des circuits intégrés, généralement des claquages d'oxyde qui sont typiquement induites par les décharges CDM. Une protection ESD ayant une dynamique de déclenchement inappropriée ou la circulation d'un fort courant de décharge (dans le substrat ou sur les pistes métalliques) peut induire localement des variations de potentiel suffisantes pour endommager les oxydes (3-5nm d'épaisseur pour la technologie CMOS 45nm). Face aux défis de la décharge CDM, dans cette thèse, nous nous sommes intéressée d'abord à la détection et la compréhension des défauts latents induits par les stress CDM dans les circuits intégrés, en utilisant une technique de haute sensibilité, « la mesure de bruit en basse fréquence ». Un convertisseur DC-DC a été stressé par le test CDM, après chaque étape de traitement (stockage, recuit, et vieillissement), et l'évolution des défauts latents générés a été étudiée. Ensuite, nous avons proposé une méthodologie de modélisation du circuit intégré complet afin de simuler la stratégie de protection vis-à-vis des stress CDM en limitant les problèmes de convergence de simulation. Son originalité réside dans la modélisation de la résistance du substrat en très forte injection adaptée à la décharge CDM à l'aide de la mesure VF-TLP (Very Fast Transmission Line Pulsing) et de la simulation physique 2D et 3D. La méthodologie a été validée sur une technologie CMOS avancée 45nm et une technologie BiCMOS 0,25mm). A la fin, la méthodologie de simulation CDM a été validée sur un produit commercial.
Author: Géraldine Bertrand
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Languages : fr
Pages : 140
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Book Description
Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI).
Author: CHRISTEL.. BUJ
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Languages : fr
Pages : 240
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Book Description
CE MEMOIRE TRAITE DE L'ANALYSE DU PHENOMENE DE DECHARGE ELECTROSTATIQUE (ESD) DANS LES TECHNOLOGIES CMOS. LES DECHARGES ELECTROSTATIQUES SONT DES PHENOMENES TRES RAPIDES POUVANT CONDUIRE A DES NIVEAUX DE COURANT IMPORTANTS. LES DEFAILLANCES DUES AUX ESD SONT SOUVENT CAUSEES PAR DE BRUTALES AUGMENTATIONS LOCALES DE TEMPERATURE DUES A UN ECHAUFFEMENT LORS DE L'IMPULSION. LE COMPORTEMENT PHYSIQUE DE CE PROCEDE D'EMBALLEMENT THERMIQUE, APPELE SECOND CLAQUAGE, A ETE ANALYSE EN ETUDIANT LE COUPLAGE DES EFFETS ELECTRIQUES ET THERMIQUES. CETTE ETUDE DEBUTE SUR UNE ANALYSE DE LA MODELISATION DES EFFETS ELECTROTHERMIQUES. LA BASE PHYSIQUE UTILISEE POUR CE MODELE TIENT COMPTE DE SIMPLIFICATIONS EMISES DANS LE CADRE DE NOS APPLICATIONS. LA VALIDATION DE CE MODELE PASSE PAR L'ETUDE DE STRUCTURES SIMPLES, TELLES QUE RESISTANCES ET DIODES. L'ETUDE DE LA DIODE, CONSACREE A LA VALIDATION DU MODELE ELECTROTHERMIQUE PAR L'EXPERIENCE, A PERMIS DE METTRE EN EVIDENCE L'EVOLUTION DU CLAQUAGE THERMIQUE. LES DIFFERENTS MODES DE FOCALISATION ONT ETE REPRESENTES ET EXPLIQUES. LES NIVEAUX DE DEFAILLANCE PREDITS PAR LA SIMULATION SONT EN BON ACCORD AVEC LES RESULTATS EXPERIMENTAUX. CETTE VALIDATION EST SUIVIE D'UNE ETUDE SUR LES TRANSISTORS NMOS, POINT CRITIQUE DES PROTECTIONS DE SORTIE ACTUELLES. L'ANALYSE DE L'IMPACT DES BRIQUES DE BASE SUR LA TENUE AUX ESD A PERMIS DE METTRE EN EVIDENCE LES DIFFERENTS MECANISMES DE DEGRADATIONS DES DISPOSITIFS NMOS. ENFIN, LA SIMULATION ELECTROTHERMIQUE DES TRANSISTORS NMOS NOUS A PERMIS DE COMPRENDRE LES MECANISMES DE DEFAILLANCE ET D'ANALYSER LA FRAGILITE DE CERTAINES ARCHITECTURES DE DRAIN
Author: Marise Bafleur
Publisher: ISTE Group
ISBN: 1784053260
Category : Electric action of points
Languages : fr
Pages : 281
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Book Description
Les défaillances induites par les décharges électrostatiques (ESD) constituent un problème majeur de fiabilité et de robustesse des circuits intégrés et des systèmes électroniques. Dans certaines applications comme celles de l’automobile, ce pourcentage peut être proche de 20 %. Les problèmes de défaillance catastrophiques induits par des décharges électrostatiques n’ont commencé à être sérieusement pris en compte qu’avec l’avènement des technologies microélectroniques et la large diffusion de leurs applications dans notre vie quotidienne. Cet ouvrage examine les diverses méthodologies de protection ESD et montre par le biais de cas concrets que la meilleure approche en termes de robustesse et de coût consiste à mettre en oeuvre une stratégie globale de protection ESD. Cette approche est déclinée du composant au système pour proposer des techniques d’investigation et des méthodologies de simulation prédictive associées, validées sur différents cas d’étude.
Author: FRANCOIS.. TAILLIET
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Languages : fr
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Book Description
LA PROTECTION DES CIRCUITS INTEGRES CONTRE LES DECHARGES ELECTROSTATIQUES EST ASSUREE PAR DES COMPOSANTS SPECIAUX INCORPORES. SONT DECRITES LES DIVERSES SOURCES D'ESD ET LES PROCEDURES DE TEST DESTINEES A LES REPRODUIRE. UN CATALOGUE DES PROTECTIONS TYPIQUES DE 1985 MONTRE LA FAIBLESSE DE L'ETAT DE L'ART, COMME LE CONFIRMENT LES METHODES D'ANALYSE DE DEFAUTS. LA CONCEPTION DE STRUCTURES ESD ETAIT ALORS EMPIRIQUE ET ABOUTISSAIT A DES RESULTATS IRREGULIERS. ON PRESENTE ICI UNE APPROCHE PLUS SCIENTIFIQUE. EST ETUDIE LE COMPORTEMENT TRANSITOIRE DE LA JONCTION P-N ET DU BIPOLAIRE LATERAL N-P-N. UN PROGRAMME DE SIMULATION A ETE DEVELOPPE SPECIALEMENT POUR MODELISER LA MISE EN CONDUCTION DE LA DIODE. LES RESULTATS, EN BON ACCORD AVEC L'EXPERIENCE, SONT EXTRAPOLES AU N-P-N. LA THEORIE A PERMIS DE DEVELOPPER DE NOUVELLES STRUCTURES DE PROTECTION ET D'AMELIORER LES EXISTANTES. CECI S'APPLIQUE AUX ENTREES, AUX SORTIES ET AUX ALIMENTATIONS. CES COMPOSANTS, ADAPTES AUX SPECIFICATIONS DES CIRCUITS, N'ONT MAINTENANT RIEN A ENVIER A LEURS HOMOLOGUES DISCRETS
Author: Agnès Guilhaume
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Languages : fr
Pages : 161
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Book Description
L'objectif de ce mémoire est de déterminer des critères de sélection de composants robustes vis-à-vis des décharges électrostatiques (ESD). Les tests industriels (HBM, MM) ne rendent pas compte du comportement dynamique des composants et les utilisateurs de composants sont perplexes face à la diversité des tests (TLP, CDM). Une approche méthodique, alliant mesures et simulations physiques, est donc présentée et validée. Elle s'applique à des structures de protection ESD (transistor GGNMOS, thyristor SCR, dispositif LVTSCR) microniques et submicroniques. Elle explicite le mode de fonctionnement physique des dispositifs et elle renseigne sur l'impact des évolutions technologiques sur la robustesse ESD. Les travaux se terminent par des recommandations destinées aux utilisateurs de composants et relatives au choix de composants fiables vis-à-vis des décharges électrostatiques. Les tests ESD les plus utiles sont également définis.
Author: Johan Bourgeat
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Languages : fr
Pages : 0
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Book Description
Les travaux présentés dans ce mémoire s'inscrivent dans le contexte de la protection des circuits intégrés contre les décharges électrostatiques (ESD) pour les nœuds technologiques très avancés tels que les nœuds CMOS45nm et CMOS32nm. La réduction des dimensions lithographiques ajoutée à l'introduction de nouveaux procédés technologiques ont contribué à accroître leur sensibilité aux ESD. Un parfait contrôle de l'environnement du circuit intégré et l'ajout d'éléments de protections dédiés permettent de réduire les dégradations induites par ce type d'évènement. Ce travail de thèse consiste ainsi à proposer de nouvelles protections basées sur l'utilisation du thyristor. Pour cela, une étude approfondie sur le fonctionnement du thyristor lors d'évènements ESD a été réalisée à l'aide de simulations TCAD en 3 dimensions. Cette étude permet d'investiguer différentes possibilités afin de moduler les paramètres principaux du thyristor. Pour permettre l'utilisation du thyristor en tant que protection locale située dans les plots d'alimentation, un circuit de déclenchement a été étudié et ajouté en CMOS45nm. Pour cela, l'optimisation du circuit a été réalisée au travers de simulations de type SPICE. Cette protection a été développée en CMOS32nm et améliorée en utilisant un thyristor bidirectionnel (triac). Enfin, une nouvelle stratégie de protection globale basée sur un réseau de trois thyristors bidirectionnels appelé "Beta Matrice" a été investiguée. Pour cela, une première étude s'est focalisée sur le développement de son circuit de déclenchement, une seconde sur l'optimisation topologique de la "Beta Matrice". Cette stratégie de protection a été validée sur du silicium CMOS32nm.
