Etude de la fiabilité des technologies CMOS avancées, depuis la création des défauts jusqu'à la dégradation des transistors PDF Download
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Author: Yoann Mamy Randriamihaja
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Languages : fr
Pages : 0
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Book Description
L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits.
Author: Yoann Mamy Randriamihaja
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L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits.
Author: Chittoor Ranganathan Parthasarathy
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Languages : fr
Pages : 254
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Book Description
Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l'objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l'évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s'adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d'oxyde de grille de 1.3nm à 6.5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l'observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L'effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l'amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l'évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d'une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l'analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l'inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l'évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.
Author: Thomas Quémerais
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Languages : fr
Pages : 143
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Book Description
Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevés des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie.
Author: Elie Maricau
Publisher: Springer Science & Business Media
ISBN: 1461461634
Category : Technology & Engineering
Languages : en
Pages : 208
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This book focuses on modeling, simulation and analysis of analog circuit aging. First, all important nanometer CMOS physical effects resulting in circuit unreliability are reviewed. Then, transistor aging compact models for circuit simulation are discussed and several methods for efficient circuit reliability simulation are explained and compared. Ultimately, the impact of transistor aging on analog circuits is studied. Aging-resilient and aging-immune circuits are identified and the impact of technology scaling is discussed. The models and simulation techniques described in the book are intended as an aid for device engineers, circuit designers and the EDA community to understand and to mitigate the impact of aging effects on nanometer CMOS ICs.
Author: Pascal Mora
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Languages : fr
Pages : 227
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Aujourd'hui les solutions mémoire programmables de type Flash compatibles CMOS sont très demandées. Cependant, leur intégration dans les technologies logiques se heurte à des barrières physiques liées au caractère non volatile de la structure. En effet, certaines étapes du procédé de fabrication ne sont pas adaptées à ce type de fonctionnement et induisent des problèmes de fiabilité. La thèse s'inscrit dans ce contexte avec trois grands axes de travail qui sont l'étude des mécanismes de défaillance, l'évaluation de I'impact des procédés et de l'architecture des cellules sur la fiabilité ainsi que l'optimisation des structures de test et méthodes d'analyse. Une attention particulière est portée sur l'aspect rétention de données au travers d'une étude approfondie de la perte de charge rapide qui est un point critique de la fiabilité des mémoires embarquées. Les solutions technologiques proposées permettent de repousser les limites de l'intégration de ce type de mémoires
Author: Élodie Ebrard
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Languages : fr
Pages : 155
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De très nombreuses applications industrielles nécessitent de la mémoire non volatile programmable électriquement une seule fois et noneffaçable (OTP: One Time Programmable). Cette mémoire est indispensable à l'ensemble des circuits sur technologie CMOS avancée pour effectuer les opérations de réparation, d'ajustement de fonctions digitales ou analogiques, de traçabilité et de sécurité. La mémoire OTP doit être compatible avec la technologie CMOS standard pour des raisons de coût. De plus, les conditions de programmation de cette mémoire doivent répondre à des exigences de consommation et de rapidité. Le cahier des charges qui regroupe toutes ces exigences est donc contraignant et l'étude de la littérature montrera aucune solution de points mémoires n'y répond de manière satisfaisante. Le travail de cette thèse se base sur une structure composée d'un condensateur en série avec un transistor de sélection. La solution de la structure du point mémoire finalement retenue est tout d'abord comparée avec l'état de l'art et discutée. Le transistor de sélection y est ainsi notamment remplacé par un montage dit \textit{cascode}. Ce type de mémoire OTP emploie une tension de programmation élevée que les études de fiabilité fournies par la littérature ne couvrent pas. Une analyse de sensibilité de tous les paramètres du point mémoire est donc ensuite menée, afin d'aboutir à son optimisation ver un meilleur compromis densité/performances/fiabilité. Elle s'appuie sur la caractérisation de nombreuses structures de tests réalisées en technologie CMOS 45nm et 32nm et en particulier sur leur étude statistique. L'analyse de la fiabilité du point mémoire permet enfin de dégager une méthode de conception de mémoire. Ce travail de thèse permet donc l'analyse exhaustive d'une cellule mémoire adaptée aux technologies standard CMOS avancées. Il fournit un cahier de recettes vérifié expérimentalement et permettant la conception efficace de mémoires fiables
Author: Marine Saliva
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Languages : fr
Pages : 0
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Dans la chaine de développement des circuits, une attention particulière doit être portée sur le comportement en fiabilité des dispositifs MOS comme briques de base des circuits avancés CMOS lors du développement d'une technologie. Au niveau du dispositif, les comportements des différents mécanismes de dégradation sont caractérisés. A l'opposé dans le prototype final, le produit est caractérisé dans des conditions accélérées de vieillissement, mais seuls des paramètres macroscopiques peuvent être extraits. Un des objectifs de cette thèse a été de faire le lien entre le comportement en fiabilité d'un circuit ou système et ses briques élémentaires. Le second point important a consisté à développer des solutions de tests dites 'intelligentes' afin d'améliorer la testabilité et le gain de place des structures, pour mettre en évidence le suivi du vieillissement des circuits et la compensation des dégradations. Une autre famille de solutions a consisté à reproduire directement dans la structure l'excitation ou la configuration réelle vue par les dispositifs ou circuits élémentaires lors de leur vie d'utilisation (lab in situ).
Author: Thierry Di Gilio
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Languages : fr
Pages : 227
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Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. Les méthodes de vieillissement et de caractérisation sont adaptées pour cette technologie. Une étude comparative des mécanismes de dégradations mis en jeu est ensuite réalisée sur des technologies antérieures afin de mettre en évidence l'évolution de ces mécanismes. Ces résultats sont utilisés pour l'évaluation de la durée de vie des dispositifs dans leur fonctionnement normal. Nous adaptons ces techniques d'extrapolation aux modes de défaillances relevés
Author: Chloé Guérin
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Languages : fr
Pages : 230
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Book Description
La miniaturisation des dernières technologies s'est effectuée à tension d'alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d'oxyde et longueurs de canal, nous avons mis en place un formalisme physique s'appuyant à la fois sur l'énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d'énergie des porteurs. A forte énergie, la dégradation s'explique par l'interaction d'un seul porteur avec une liaison Si-H (mode 1). Mais quand l'énergie des porteurs diminue, leur nombre est prépondérant tout d'abord pour l'interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d'interactions multiples entre les "porteurs froids" du canal et les liaisons d'interface (mode 3). On parle alors d'excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l'élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuits.
Author: Damien Lachenal
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Languages : fr
Pages : 215
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Book Description
L'intégration de transistors haute tension sur une base CMOS afin de créer des systèmes sur puce plus complets implique une augmentation des problèmes de fiabilité dont l'origine provient des forts champs électriques utilisés vis-à-vis de l'épaisseur d'oxyde de grille déposée. Ce manuscrit de thèse évalue la fiabilité du transistor NLDMOS en technologie SOI pour différentes conditions de stress (Ibmax, Vgmax, ON, OFF à fort Vds). Selon le type de stress appliqué, la localisation des états d'interfaces est différente. Les différentes cinétiques de dégradation du courant linéaire ont été modélisées grâce à l'enrichissement du modèle R-D ainsi que par la mise en place d'une nouvelle méthode permettant d'extraire rapidement avec plus de précision les durées de vie et tensions maximums applicables sur le drain. Finalement, l'évaluation de la fiabilité d'un circuit analogique basée sur le vieillissement du NLDMOS a été réalisée à partir des modèles semi-empiriques proposés.
