Conception d'un convertisseur analogique numérique pipeline de grande dynamique et de faible consommation pour le codage des signaux de détecteurs à forte granularité PDF Download
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Author: Fatah-Ellah Rarbi
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Languages : fr
Pages : 196
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L'objectif de cette thèse est la conception de convertisseur analogique-numérique (CAN) de type pipeline pour le codage des signaux de détecteurs à forte granularité. Au cours de cette thèse, nous avons développé un modèle pour une étude approfondie des différentes sources d'erreurs et leurs conséquences sur les caractéristiques du convertisseur pipeline 12 bits à 25 MHz. Nous avons également finalisé un prototype aux limites de la technologie choisie par la collaboration CALICE dans le cadre du projet ILC. Une nouvelle architecture de CAN pipeline avec un premier étage MDAC multi-bits incluant une structure DEM a été conçue pour alles au-delà des limites de la technologie. Enfin, en parallèle avec les travaux de conception, un effort a été consacré au développement de programmes de test pour la caractérisation des différents prototypes de convertisseur A/N. Nous expliquons les résultats de tests de trois prototypes de CAN pipeline 12 bits réalisés au cours de ces trois années de thèse. Une comparaison est faite par rapport à d'autres études en cours pour le calorimètre électromagnétique d'ILD.
Author: Fatah-Ellah Rarbi
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Pages : 196
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L'objectif de cette thèse est la conception de convertisseur analogique-numérique (CAN) de type pipeline pour le codage des signaux de détecteurs à forte granularité. Au cours de cette thèse, nous avons développé un modèle pour une étude approfondie des différentes sources d'erreurs et leurs conséquences sur les caractéristiques du convertisseur pipeline 12 bits à 25 MHz. Nous avons également finalisé un prototype aux limites de la technologie choisie par la collaboration CALICE dans le cadre du projet ILC. Une nouvelle architecture de CAN pipeline avec un premier étage MDAC multi-bits incluant une structure DEM a été conçue pour alles au-delà des limites de la technologie. Enfin, en parallèle avec les travaux de conception, un effort a été consacré au développement de programmes de test pour la caractérisation des différents prototypes de convertisseur A/N. Nous expliquons les résultats de tests de trois prototypes de CAN pipeline 12 bits réalisés au cours de ces trois années de thèse. Une comparaison est faite par rapport à d'autres études en cours pour le calorimètre électromagnétique d'ILD.
Author: Cédric Pastorelli
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Le travail de cette thèse vise la réalisation d'un nouveau capteur d'images pour mobile en technologie CMOS (Complementary Metal Oxide Semiconductor). Ce capteur a été développé en vue de répondre à une forte demande du marché. Les prochaines générations de produits, nécessitent des capteurs d'image avec des performances agressives. Par exemple, le niveau de qualité d'image peut être fortement amélioré avec des architectures faible bruit, ou l'utilisation de nouvelles technologies, pour augmenter le niveau du signal ou diminuer la consommation. L'augmentation de la qualité d'image entraîne un agrandissement de la taille des matrices de pixels, et de la résolution des données. La vitesse de conversion devient donc critique. Le sujet de cette thèse porte sur l'amélioration de ce dernier point. Une étude comparative a été réalisée pour étudier différentes architectures. Le convertisseur à rampe est le mieux adapté pour les petits pixels. Toutefois, son principal inconvénient est son temps de conversion qui nécessite 2N cycles d'horloge. Afin d'obtenir un frame rate plus élevé, une méthode tirant profit du bruit photonique a été proposée. Ce circuit de lecture est fondé sur un convertisseur à rampe par morceaux, et un algorithme qui permet la linéarisation des données. Afin de réduire le bruit, cette nouvelle architecture doit prendre en compte le double échantillonnage corrélé digital. Durant la période de conception, des modes de test ont été mis en place pour permettre la caractérisation du circuit. L'innovation se trouve dans le développement d'une rampe par morceaux qui réduit le temps de lecture d'une ligne de 1us. Cependant, ce développement a besoin d'une calibration adaptée. Un prototype de capteur d'image CMOS de 13Mpixel a été fabriqué en 65 nm, 5 niveaux de métaux, et 1 seul niveau de poly en technologie CMOS standard. Les mesures ont montré que l'INL et DNL du convertisseur étaient aussi performantes qu'avec une rampe linéaire classique. Une attention particulière a été apportée sur la mesure du bruit. Malheureusement, le bruit s'est montré plus élevé qu'avec un capteur « classique ». Cependant, la consommation reste identique en ayant une vitesse de conversion plus rapide. Les solutions proposées sont simples à intégrer structurellement, et faciles à mettre en œuvre. Elles ont l'avantage de ne pas impacter la surface du pixel et préservent donc les performances de ce dernier. Les résultats issus des mesures sur silicium sont très encourageants, car on obtient un gain de presque 20% sur le temps de lecture.
Author: Asma Laraba
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La Non-Linéarité-Différentielle (NLD) et la Non-Linéarité-Intégrale (NLI) sont les performances statiques les plus importantes des Convertisseurs Analogique-Numérique (CAN) qui sont mesurées lors d'un test de production. Ces deux performances indiquent la déviation de la fonction de transfert du CAN par rapport au cas idéal. Elles sont obtenues en appliquant une rampe ou une sinusoïde lente au CAN et en calculant le nombre d'occurrences de chacun des codes du CAN.Ceci permet la construction de l'histogramme qui permet l'extraction de la NLD et la NLI. Cette approche requiert lacollection d'une quantité importante de données puisque chacun des codes doit être traversé plusieurs fois afin de moyenner le bruit et la quantité de données nécessaire augmente exponentiellement avec la résolution du CAN sous test. En effet,malgré que les circuits analogiques et mixtes occupent une surface qui n'excède pas généralement 5% de la surface globald'un System-on-Chip (SoC), leur temps de test représente souvent plus que 30% du temps de test global. Pour cette raison, la réduction du temps de test des CANs est un domaine de recherche qui attire de plus en plus d'attention et qui est en train deprendre de l'ampleur. Les CAN de type pipeline offrent un bon compromis entre la vitesse, la résolution et la consommation.Ils sont convenables pour une variété d'applications et sont typiquement utilisés dans les SoCs destinés à des applicationsvidéo. En raison de leur façon particulière du traitement du signal d'entrée, les CAN de type pipeline ont des codes de sortiequi ont la même largeur. Par conséquent, au lieu de considérer tous les codes lors du test, il est possible de se limiter à un sous-ensemble, ce qui permet de réduire considérablement le temps de test. Dans ce travail, une technique pour l'applicationdu test à code réduit pour les CANs de type pipeline est proposée. Elle exploite principalement deux propriétés de ce type deCAN et permet d'obtenir une très bonne estimation des performances statiques. La technique est validée expérimentalementsur un CAN 11-bit, 55nm de STMicroelectronics, obtenant une estimation de la NLD et de la NLI pratiquement identiques àla NLD et la NLI obtenues par la méthode classique d'histogramme, en utilisant la mesure de seulement 6% des codes.
Author: Emanuele Baggetta
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La logique supraconductrice RSFQ (Rapide Single Flux Quantum) est une solution très attractive pour le traitement des données à très haute fréquence avec une dissipation très faible et des performances nettement supérieures à ce que la technologie CMOS pourra offrir dans la prochaine décennie. La technologie RSFQ en nitrure de niobium (NbN) en cours de développement au CEA-G est basée sur des jonctions Josephson NbN/Ta_{X}N/NbN auto-shuntées qui présentent une fréquence d’oscillation maximum proche du THz jusqu’à 10 K. L’objectif de cette recherche a été d’appliquer cette technologie NbN 9K à un CAN (Convertisseur Analogique-Numérique) adaptable aux télécommunications spatiales. Une architecture de type CAN sigma-delta a été étudiée, sur-échantillonnant à 200 GHz de fréquence d’horloge un signal avec une bande de 500 MHz et modulé sur une porteuse de 30 GHz. En particulier une horloge, un comparateur et différents portes logiques ont été étudiés et conçus pour opérer à 200 GHz ainsi qu’un modulateur sigma-delta passe-bande du troisième ordre dont les performances SNR, SFDR, devraient après optimisation satisfaire les objectifs visés. La complexité de l’architecture du filtre de décimation a été analysée. Certains composants de base du filtre, des diviseurs de fréquence et des registres à décalage, ont été étudiés et dessinés, enfin quelques méthodes de test du modulateur sont proposées. Le travail d’implémentation de circuits NbN en technologie multi-niveaux a été traité conduisant à la réalisation complète de deux lots de circuits qui pour des raisons technologiques clarifiées ensuite n’ont pu aboutir au test des portes logique du CAN. Cependant, les marges de fonctionnement des portes logiques NbN ont été déterminées grâce à la caractérisation de jonctions, SQUIDs et de filtres (résonateurs) micro-ondes. Finalement, une étude comparative entre des circuits à jonctions NbN auto-shuntées opérant à 9K en réfrigération allégée et des circuits similaires obtenus en fonderie Nb basés sur des jonctions Nb/AlO_{X}/Nb shuntées en externe opérant à 4K, démontre tous les avantages qu’on peut espérer attendre de la technologie NbN
Author: Guillaume Regis
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Le domaine de l'instrumentation des capteurs est en constante évolution. Ce travail propose la conception des éléments clefs qui constituent les chaines d'instrumentations de capteurs d'aujourd'hui au travers de 3 applications concrètes. La première application est la mesure de vitesse et de position, par exemple dans un roulement. Nous présentons la conception et la réalisation d'un circuit analogique pour le conditionnement d'un capteur de type magnétorésistif. Ce capteur mesure le champ magnétique généré par les pôles magnétiques d'une roue codeuse. Le circuit est optimisé en bruit, en consommation et travaille sur une bande passante de plusieurs kHz. Pour compenser la dispersion des capteurs, le circuit permet des réglages d'offset et une calibration de gains. Il contient également une mémoire de type OTP (One Time Programmable Memory) qui sauvegarde les réglages associés au capteur. La deuxième application est la mesure de signaux de type EcoG afin d'interfacer le cerveau humain. Nous décrivons la conception et la réalisation d'un convertisseur Analogique/Numérique de type SAR. Il possède un convertisseur numérique analogique capacitif avec une capacité d'atténuation afin de réduire le nombre total de condensateur et ainsi la consommation. Le comparateur possède une entrée rail-to-rail et un système de préamplification avec auto zéro pour diminuer l'offset. Sa consommation est de 86μW pour une vitesse de 24Ks/S et 12bits de résolution. Enfin la troisième application est la mesure de pression stationnaire sur la voilure des avions afin d'en connaître les contraintes. Nous décrivons l'étude architecturale d'un convertisseur sigma-delta permettant d'atteindre une grande résolution pour des signaux de faible fréquence. Il sera de type incrémentale et répondra à des applications de type instrumentation de capteur. Sa résolution est de 16bits ENOB pour une fréquence maximale d'entrée de 100Hz et minimale de sortie d'1Ks/S. Le mode incrémental permettra d'obtenir une sortie en réponse à une requête de manière asynchrone. Une modélisation de chaque élément du système complet convertisseur plus capteur a été effectuée sous Matlab. L'étude de la partie filtrage numérique du convertisseur et l'optimisation de son implémentation numérique sont présentées. Cette étude architecturale complète aboutit au dimensionnement de chaque élément pour répondre au cahier des charges de l'application .
Author: NIcolas Beilleau
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Pages : 103
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Architecture de récepteur RF basée sur un convertisseur analogique numérique (CAN) de type Sigma-Delta (SD) passe-bande (PB) travaillant aux fréquences RF. Ceci est rendu possible par l'utilisation d'un résonateur LC implémenté dans la boucle du modulateur SD. 1- Modulateurs Sigma-Delta à résonateurs LC. Le premier problème dans la conception des modulateurs Sigma-Delta à résonateurs LC est de trouver les coefficients de la fonction de transfert du bruit. Ces modulateurs sont différents de ceux à base d'intégrateurs par le fait qu'ils permettent un moins grand nombre de contre-réactions et donc moins de degrés de liberté pour le calcul de la fonction de transfert du bruit. Ceci a été résolu en ajoutant sur un même nœud plusieurs signaux séparés par un délai. Cette solution a été étendue pour concevoir des modulateurs avec des filtres de boucle ayant un nombre limité de signaux de contre-réaction comme deux résonateurs LC couplés magnétiquement. L'utilisation de FIRDACs, qui sont des convertisseurs numériques-analogiques (CNA) séparés par des délais, pour les contre-réactions à l'entrée et à la sortie du filtre permet d'avoir un nombre suffisant de coefficients pour obtenir la fonction de transfert du bruit désirée. 2- Modulateurs Sigma-Delta Sous-échantillonnés. La fréquence d'échantillonnage des modulateurs Sigma-Delta PB est souvent choisie, pour les simplifications qu'elle permet, comme 4 fois la fréquence centrale du signal d'entrÈe. En considérant un signal d'entrée à 2,5GHz ceci implique une fréquence d'échantillonnage à 10GHz ce qui est trop haut pour une conception faible consommation du modulateur Sigma-Delta et des circuits numériques qui le suivent. La technique du sous-échantillonnage permet de réduire la fréquence d'échantillonnage du modulateur en faisant attention aux repliements du bruit et du signal. Pour palier à un des problèmes du sous-échantillonnage, un CNA sinusoïdale est utilisé dans la boucle de contre-réaction à la place d'un CNA rectangulaire suivis d'un mélangeur. Les CNA sinusoïdaux ont aussi l'avantage de diminuer la sensibilité des performances du modulateur à la jitte d'horloge. De plus, pour éviter que le modulateur ne devienne instable, le délai de boucle doit être pris en compte dans le calcul des coefficients. Une méthode automatique du calcul des coefficients d'un modulateur SD PB LC à sous-échantillonnage a donc été développée. 3- Filtre LC intégré faible tension. L'insertion d'un filtre LC dans une boucle de SD implique des contraintes sur sa conception que l'on ne retrouve pas lorsque celui-ci est isolé. Ainsi la connection d'un DAC sinusoïdale différentiel sur les nœuds d'un filtre LC impose la tension d'alimentation de ce dernier et apour conséquence de limiter ses performances. Ceci est démontré avec la définition d'une procédure de conception automatique dans l'environnement CAIRO+ qui aboutie à une génération extrêmement simple de plusieurs circuits sous différentes tension d'alimentation. 4- Convertisseur numérique-analogique sinusoïdale Pour permettre l'utilisation du sous-échantillonnage et diminuer l'effet de la jitte d'horloge dans le modulateur SD, plusieurs structures de CNA sinusoïdales ont été proposées. Leurs erreurs sur la valeur des coefficients et les différences entre les signaux différentiels sont étudiées pour mesurer l'effet direct sur les performances du modulateur et pour savoir comment elles favorisent l'effet de la jitte d'horloge. En prenant en compte ces imperfections une procédure de conception est proposée. De plus, le CNA étant relié au filtre, ses éléments parasites dégradent le facteur de qualité du résonateur et décale sa fréquence centrale. Laconception du filtre doit donc être révisée après celle du CAN. 5- Implémentation et mesures d'un modulateur Sigma-Delta RF. Afin de valider les différents aspects théoriques de ce travail, la conception d'un modulateur SD différentiel du 2nd ordre utilisant un résonateur LC et sous-échantillonné a été effectuée en technologie CMOS 0,13μm avec des inductances intégrées. Un filtre LC avec un facteur de qualité de 80 a été utilisé avec des CNA sinusoïdaux pour convertir un signal de 2.442GHz en un flux de bits a 3,256GEchantillons/s. La mise en forme de l'horloge a été intégrée a lapuce. Le modulateur atteind n simulation une dynamique et un rapport signal sur bruit de 45dB sur une bande de 25MHz. Il occupe une surface de 1,7mm2 et à une fréquence d'échantillonnage de 3,256GHz doit consommer 30mA sous 1,2V. (La fabrication, le test et les mesures se sont déroulés a ST-Microelectronics, Crolles, France).
Author: Fabio Toni Braz
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Languages : fr
Pages : 135
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LES NOUVELLES APPLICATIONS DANS LE DOMAINE DES TELECOMMUNICATIONS NECESSITENT DES CONVERTISSEURS A/N ET N/A DE HAUTES RESOLUTIONS, DE GRANDES VITESSES ET DE FAIBLES CONSOMMATIONS. POUR OBTENIR LA RESOLUTION ET LA VITESSE SOUHAITEES, LES ARCHITECTURES DE CAN ET CNA DOIVENT PARVENIR A UNE CONSOMMATION ET A UNE SURFACE MINIMALE. LES MODULATEURS SONT DES COMPOSANTS INDISPENSABLES EN SYSTEMES MODERNES POUR LE TRAITEMENT DU SIGNAL. ILS SONT COMPATIBLES AVEC LES TECHNOLOGIES VLSI CMOS. DE PLUS, LE TRAITEMENT NUMERIQUE POSTERIEUR A PERMIS DE DEVELOPPER DES FONCTIONS PERFORMANTES QUI PRESENTENT UNE MEILLEURE FLEXIBILITE AINSI QU'UNE IMMUNITE AU BRUIT. LA TECHNIQUE DE SURECHANTILLONNAGE REND POSSIBLE LA REALISATION DE CNA ET CAN EN TECHNOLOGIE VLSI GRACE A SA VITESSE ET A SA DENSITE D'INTEGRATION. ELLE PERMET EGALEMENT DE DEPASSER LES LIMITATIONS DE LA DYNAMIQUE DU SIGNAL. LES CONVERTISSEURS SIGMA DELTA SONT A PRESENT TRES REPANDUS POUR REALISER LES CAN ET CNA A HAUTE RESOLUTION. CES CONVERTISSEURS ONT ETE LARGEMENT APPLIQUES DANS LES DOMAINES DE L'AUDIO, DE L'INSTRUMENTATION ET DE LA TELEPHONIE. LA MAJORITE DES CONVERTISSEURS SIGMA DELTA UTILISENT UN QUANTIFICATEUR MONO BIT EN RAISON DE SA LINEARITE INHERENTE. L'USAGE D'UN QUANTIFICATEUR MULTI BITS PEU ACCROITRE LES PERFORMANCES DU CONVERTISSEUR. CEPENDANT, LA LINEARITE DU CNA, DANS UN CONVERTISSEUR MULTI BITS, LIMITE SA PERFORMANCE. LES METHODES DYNAMIQUES VISANT A AUGMENTER LA LINEARITE DU CNA ONT ETE LARGEMENT ETUDIEES CES DERNIERES ANNEES. L'OBJET DE CETTE THESE EST D'ETUDIER LA FAISABILITE D'UNE NOUVELLE ARCHITECTURE DE MODULATEUR DU TYPE SIGMA DELTA () MULTI BITS (TECHNIQUE A CAPACITES COMMUTEES - SC) POUR DES APPLICATIONS DE NUMERISATION DE SIGNAUX RADIO-FREQUENCE (RF) EN TECHNOLOGIE VLSI CMOS. LE SECOND OBJECTIF DE CE TRAVAIL PORTE SUR LES METHODES DE BRASSAGE VISANT A AUGMENTER LA LINEARITE DU CNA DE LA BOUCLE DE CONTRE-REACTION.
Author: GILLES.. TOURNEUR
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Languages : fr
Pages : 227
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Book Description
CETTE ETUDE PORTE SUR LA CONCEPTION D'UN CONVERTISSEUR NUMERIQUE-ANALOGIQUE 12 BITS - 100 MHZ EN TECHNOLOGIE CMOS OU BICMOS SANS AJUSTEMENT DE COMPOSANTS. LES STRUCTURES CLASSIQUES BASEES SUR LA COMMUTATION DE SOURCES A L'AIDE D'UN DECODEUR THERMOMETRE OCCUPENT UNE SURFACE IMPORTANTE QUI LIMITE LA VITESSE DE CONVERSION. NOUS PROPOSONS UNE SOLUTION BASEE SUR LE MULTIPLEXAGE TEMPOREL DE DEUX CONVERTISSEURS DITS ELEMENTAIRES: CEUX-CI TRAVAILLENT A TOUR DE ROLE EN ASSOCIATION AVEC UN MULTIPLEXEUR QUI COMMUTE LEURS COURANTS VERS LA SORTIE (STRUCTURE SANS GLITCHS). CHAQUE CONVERTISSEUR ELEMENTAIRE TRAVAILLE A UNE VITESSE DEUX FOIS PLUS FAIBLE (50 MHZ) ET N'UTILISE PAS DE DECODEUR THERMOMETRE. LES ERREURS DE LINEARITE ET L'APPARIEMENT DES CNA ELEMENTAIRES ONT ETE EXPRIMES ANALYTIQUEMENT, VERIFIES PAR DES SIMULATIONS DE MONTE-CARLO. LES SOURCES DE COURANT ONT ETE REALISEES A L'AIDE DE MIROIRS DE COURANT DYNAMIQUES SELON UN NOUVEAU PRINCIPE DE COMPENSATION DES CHARGES QUI PERMET D'ATTEINDRE UNE PRECISION DE 600 PPM A 125C AVEC DES CAPACITES DE 0,5 PF. LE MULTIPLEXEUR SIMULE EN TECHNOLOGIE BICMOS PRESENTE UNE PRECISION ET UNE VITESSE SUFFISANTES POUR UN CONVERTISEUR 12 BITS - 100 MHZ AVEC UNE BANDE PASSANTE SUPERIEURE A 50 MHZ
Author: Joël Roméo Ngankio Njila
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Languages : fr
Pages : 0
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Book Description
L'objectif de ce travail était d'élaborer la brique de base d'un convertisseur analogique numérique supraconducteur à architecture pipeline, fonctionnant à 30GHz de fréquence d'échantillonnage. Ce convertisseur est constitué d'un bloc de N comparateurs disposés en cascade le long d'une ligne de transmission. Chaque étage de comparaison est constitué d'un SQUID rf mutuellement couplé à un tronçon de ligne de transmission. Lorsque le signal à convertir arrive à la hauteur d'un comparateur, il génère un champ magnétique qui induit un courant dans le SQUID rf. Ce courant pourra faire commuter la jonction Josephson du SQUID rf dans certains cas, en fonction des caractéristiques internes de la jonction Josephson du SQUID et de son environnement. La commutation, qui s'accompagne de l'apparition d'une impulsion de tension quantifiée SFQ, a été étudiée de manière théorique et expérimentale en fonction des différents paramètres du problème.
Author: YAN HUA.. DONG
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Languages : fr
Pages : 208
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Book Description
LE CONVERTISSEUR AN A UNE RESOLUTION DE 8 BITS ET UN DEBIT DE CONVERSION DE 20 MHZ. L'UTILISATION DE LA TECHNOLOGIE CMOS PERMET UNE GRANDE DENSITE D'INTEGRATION POUR UN FAIBLE COUT DE FABRICATION. POUR SA REALISATION UN NOUVEAU COMPARATEUR A ETE ETUDIE ET MIS AU POINT, PEU SENSIBLE A LA VARIATION DE TENSION DE SEUIL DES TRANSISTORS. TOUS LES COMPARATEURS INTEGRES SUR UN MEME CIRCUIT ONT AINSI DES CARACTERISTIQUES IDENTIQUES; CECI PERMET D'OBTENIR UNE GRANDE PRECISION POUR LE CAN. POUR ELIMINER LE MAXIMUM D'ERREURS DE CONVERSION, ON INSERE DANS LE CAN DES ELEMENTS DE DETECTION ET DE CORRECTION D'ERREURS EVENTUELLES. LE CORRECTEUR EST BASE SUR UNE FONCTION A MAJORITE
