Conception de produits intégrés analogiques PDF Download
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Author: Yann Deval
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Category :
Languages : fr
Pages : 177
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Author: Yann Deval
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Languages : fr
Pages : 177
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Author: Yann Deval
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Author: Hubert Filiol
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Languages : fr
Pages : 187
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Book Description
Avec la miniaturisation toujours plus poussée des technologies CMOS, il devient de plus en plus difficile de maîtriser les variations des paramètres technologiques lors de la fabrication des circuits intégrés. A cause de ces variations, les performances des circuits peuvent varier de façon considérable. Par conséquent, des méthodes d’analyse de la variabilité et de conception robuste sont plus que jamais nécessaires pour garantir un rendement de fabrication des circuits élevé.Les techniques classiques d’analyse de la variabilité se révèlent soit pessimistes conduisant alors à un surdimensionnement (analyse « pire-cas »), soit très couteuses en temps de calcul (analyse Monte Carlo). Quant aux méthodes de conception automatisée robuste, elles sont généralement basées sur des algorithmes d’optimisation locaux qui améliorent la robustesse des circuits localement, mais risquent de ne pas converger vers le dimensionnement globalement robuste. Dans ce travail de thèse, une nouvelle méthode d’analyse de la variabilité ainsi qu’une nouvelle approche pour concevoir des circuits analogiques robustes ont été développées. La méthode d’analyse de la variabilité consiste à approximer les performances des circuits par des modèles polynomiaux à partir des plans d’expériences, puis à estimer les variations extrêmes grâce au développement limité de Cornish-Fisher. Cette méthode s’avère aussi précise que l’analyse de Monte Carlo, mais présente un coût calculatoire bien plus faible. Enfin, l’approche de conception robuste met en oeuvre la méthode précédente d’analyse de la variabilité dans un algorithme d’optimisation par intervallesafin d’assurer un dimensionnement globalement robuste.
Author: Faouzi Chaahoub
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Languages : fr
Pages : 0
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La realisation des circuits integres analogiques a hautes performances souffre de difficultes principalement dues a la reduction de la tension d'alimentation et a la reduction de la consommation, qui sont conduites par la proliferation des systemes portables alimentes par des batteries, mais patit aussi du manque d'outils de c.a.o permettant d'automatiser la phase de layout qui est assez laborieuse et prend beaucoup de temps. Cette these se situe dans ce contexte. Elle traite de deux domaines assez distincts mais complementaires, a savoir la conception de circuits integres analogiques a faible tension d'alimentation, et la generation automatique (ou assistee) du layout de ces circuits a l'aide d'algorithmes et de logiciels appropries. L'aboutissement de cette these est, premierement, la creation d'une nouvelle methode de conception des circuits integres analogiques, plus precisement la generation d'une technique de conception de nouvelle structure, plus adaptee aux basses tensions d'alimentation et aux faibles consommations, deuxiemement, notre contribution a l'automatisation de la phase du layout des circuits integres analogiques, a savoir l'etude detaillee des contraintes analogiques a prendre en compte dans tout outil d'automatisation du layout (generateur, placeur, routeur, compacteur), ainsi que notre participation au developpement de chrvan (outils d'automatisation des masques des circuits integres analogiques et mixtes, developpes au cnet grenoble) en aidant a sa mise au point, en l'utilisant, en proposant des ameliorations, et surtout en consacrant tous nos efforts a developpe un algorithme de placement des cellules analogiques qui prend en compte toutes ces contraintes analogiques.
Author: Faouzi Chaahoub
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ISBN: 9782913329379
Category :
Languages : fr
Pages : 181
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LA REALISATION DES CIRCUITS INTEGRES ANALOGIQUES A HAUTES PERFORMANCES SOUFFRE DE DIFFICULTES PRINCIPALEMENT DUES A LA REDUCTION DE LA TENSION D'ALIMENTATION ET A LA REDUCTION DE LA CONSOMMATION, QUI SONT CONDUITES PAR LA PROLIFERATION DES SYSTEMES PORTABLES ALIMENTES PAR DES BATTERIES, MAIS PATIT AUSSI DU MANQUE D'OUTILS DE C.A.O PERMETTANT D'AUTOMATISER LA PHASE DE LAYOUT QUI EST ASSEZ LABORIEUSE ET PREND BEAUCOUP DE TEMPS. CETTE THESE SE SITUE DANS CE CONTEXTE. ELLE TRAITE DE DEUX DOMAINES ASSEZ DISTINCTS MAIS COMPLEMENTAIRES, A SAVOIR LA CONCEPTION DE CIRCUITS INTEGRES ANALOGIQUES A FAIBLE TENSION D'ALIMENTATION, ET LA GENERATION AUTOMATIQUE (OU ASSISTEE) DU LAYOUT DE CES CIRCUITS A L'AIDE D'ALGORITHMES ET DE LOGICIELS APPROPRIES. L'ABOUTISSEMENT DE CETTE THESE EST, PREMIEREMENT, LA CREATION D'UNE NOUVELLE METHODE DE CONCEPTION DES CIRCUITS INTEGRES ANALOGIQUES, PLUS PRECISEMENT LA GENERATION D'UNE TECHNIQUE DE CONCEPTION DE NOUVELLE STRUCTURE, PLUS ADAPTEE AUX BASSES TENSIONS D'ALIMENTATION ET AUX FAIBLES CONSOMMATIONS, DEUXIEMEMENT, NOTRE CONTRIBUTION A L'AUTOMATISATION DE LA PHASE DU LAYOUT DES CIRCUITS INTEGRES ANALOGIQUES, A SAVOIR L'ETUDE DETAILLEE DES CONTRAINTES ANALOGIQUES A PRENDRE EN COMPTE DANS TOUT OUTIL D'AUTOMATISATION DU LAYOUT (GENERATEUR, PLACEUR, ROUTEUR, COMPACTEUR), AINSI QUE NOTRE PARTICIPATION AU DEVELOPPEMENT DE CHRVAN (OUTILS D'AUTOMATISATION DES MASQUES DES CIRCUITS INTEGRES ANALOGIQUES ET MIXTES, DEVELOPPES AU CNET GRENOBLE) EN AIDANT A SA MISE AU POINT, EN L'UTILISANT, EN PROPOSANT DES AMELIORATIONS, ET SURTOUT EN CONSACRANT TOUS NOS EFFORTS A DEVELOPPE UN ALGORITHME DE PLACEMENT DES CELLULES ANALOGIQUES QUI PREND EN COMPTE TOUTES CES CONTRAINTES ANALOGIQUES.
Author: Corinne Daujan
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Languages : fr
Pages : 158
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LE DEVELOPPEMENT DE LA MICROELECTRONIQUE A ETE CONSIDERABLE DEPUIS CES DIX DERNIERES ANNEES. IL SE TRADUIT PAR DES TAILLES DE COMPOSANTS EN CONSTANTE DIMINUTION OFFRANT DES POSSIBILITES D'INTEGRATION, POUR LES CIRCUITS INTEGRES, A TRES GRANDE ECHELLE. CETTE EVOLUTION A EU LIEU CONJOINTEMENT AVEC, ENTRE AUTRE, LE DEVELOPPEMENT DE NOUVEAUX LOGICIELS DE CAO, ET DE METHODES DE SIMULATION DE FAUTES DESTINEES A ANTICIPER LES CONSEQUENCES DES DEFAUTS DE PROCESS ET FACILITER AINSI L'INTERPRETATION DE CERTAINS RESULTATS DANS LA PHASE DE TEST DU CIRCUIT. CES METHODES, TRES AU POINT DANS LE DOMAINE DIGITAL, ONT PRIS UN CERTAIN RETARD DANS LE DOMAINE DE L'ANALOGIQUE DU A LA COMPLEXITE DE CELUI-CI. CE MANUSCRIT A POUR BUT DE PROPOSER UNE METHODE DE SIMULATION DE FAUTES ET D'ISOLATION DE FAUTES POUR LES CIRCUITS INTEGRES ANALOGIQUES ET MIXTES, BASES SUR LA TECHNIQUE DU DICTIONNAIRE DE FAUTES. ELLE EST ENTIEREMENT AUTOMATISABLE CAR NOUS AVONS CHOISI DE TRAITER LES DONNEES DE FACON BINAIRE. SON APPLICATION SUR DES CIRCUITS CONCRETS, PREALABLEMENT CONCUS POUR DES APPLICATIONS SPECIFIQUES, A PERMIS DE DETERMINER LES AVANTAGES AINSI QUE LES LIMITES DE CETTE METHODE.
Author: Christian CAILLON
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Languages : fr
Pages : 228
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Author: ABDELHAKIM.. KHOUAS
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Languages : fr
Pages : 166
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FACE AUX PROGRES ACCOMPLIS DANS LE DOMAINE DE L'INTEGRATION DES CIRCUITS INTEGRES VLSI, LES CIRCUITS ANALOGIQUES DEVIENNENT PLUS COMPLEXES ET PLUS DIFFICILES A TESTER. CETTE THESE PRESENTE UNE NOUVELLE METHODOLOGIE POUR LA SIMULATION DE FAUTES ET L'OPTIMISATION AUTOMATIQUE DES TESTS DE PRODUCTION POUR LES CIRCUITS INTEGRES ANALOGIQUES EN TENANT COMPTE DES VARIATIONS DU PROCESSUS DE FABRICATION DES CIRCUITS INTEGRES. LE SIMULATEUR DE FAUTES EST UN OUTIL INDISPENSABLE AU DEVELOPPEMENT DE TOUTE STRATEGIE DE TEST, IL PERMET DE VALIDER LES TECHNIQUES DE CONCEPTION EN VUE DU TEST (DFT), ET DE REDUIRE LES COUTS DES TESTS DE PRODUCTION. LES DEUX CARACTERISTIQUES IMPORTANTES D'UN SIMULATEUR DE FAUTES SONT : PRECISION ET RAPIDITE. POUR REPONDRE A L'EXIGENCE DE PRECISION DANS LE MONDE ANALOGIQUE OU LES VALEURS SONT IMPRECISES ET AVEC TOLERANCES, NOUS AVONS DEFINI UNE FONCTION DE PROBABILITE DE DETECTION DE FAUTES (PDF) QUI PERMET DE QUANTIFIER LE DEGRE DE DETECTION POSSIBLE D'UNE FAUTE DONNEE. POUR LA RAPIDITE, NOUS AVONS PROPOSE UN NOUVEAU ALGORITHME QUI UTILISE DES TESTS D'ARRET POUR REDUIRE LE TEMPS DE SIMULATION DE FAUTES. POUR LES CIRCUITS ANALOGIQUES, LES TESTS DEPENDENT DE LA NATURE DU CIRCUIT A TESTER. IL EST DONC IMPOSSIBLE DE DEVELOPPER UN GENERATEUR AUTOMATIQUE DE VECTEURS DE TEST POUR TOUS LES TYPES DE CIRCUITS. C'EST POURQUOI NOUS AVONS ATTAQUE LE PROBLEME DE L'OPTIMISATION AUTOMATIQUE D'ENSEMBLES DE TESTS PRE-EXISTANTS. AFIN DE TENIR COMPTE DES FLUCTUATIONS DU PROCESSUS DE FABRICATION, UNE METHODE D'OPTIMISATION DES TESTS DE PRODUCTION BASEE SUR LA FONCTION DE PROBABILITE DE DETECTION DE FAUTES A ETE PRESENTEE. UN PROTOTYPE D'OUTIL DE SIMULATION DE FAUTES ET D'OPTIMISATION AUTOMATIQUE DES TESTS DE PRODUCTION A ETE DEVELOPPE POUR VALIDER NOTRE APPROCHE. CE PROTOTYPE NOUS A PERMIS DE VALIDER, SUR PLUSIEURS CIRCUITS, NOTRE METHODE BASEE SUR LES PROBABILITES DE DETECTION DE FAUTES, ET LES RESULTATS DE PERFORMANCE OBTENUS SONT TRES ENCOURAGEANTS.
Author: Lilia Koutchoukali Zaourar (informaticienne).)
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Languages : fr
Pages : 0
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Le travail de cette thèse est à l'interface des dom aines de la recherche opérationnelle et de la micro -électronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI). Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l'industrie des semi-conducteurs. Afin de s'assurer du bon fonctionnement du CI, l'étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d'un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d'éventuels défauts. Pour cela, il devient incontournable d'appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI. Plusieurs problèmes d'optimisation et d'aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties. Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie. Dans la deuxième partie, nous nous intéressons au problème de l'optimisation de l'insertion des chaîne s de scan. A l'heure actuelle, le "scan interne" est une des techniques d'amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s'agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d'observation de la logique interne du circuit. L'objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies. La troisième partie s'intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s'agit d'identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d'une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d'abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fournie est valide. De plus, elle affiche l'ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils à ST-microelectronics pour une utilisation par ses clients.
Author: Anne Spataro
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Languages : fr
Pages : 129
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Book Description
Cette thèse s'intéresse à l'intégration des synthétiseurs de fréquence en technologie CMOS VLSI. Il est montré que l'intégration des architectures classiques dans ces technologies rend très difficile l'obtention des performances exigées en terme de bruit de phase et de consommation. Dans ce mémoire, une nouvelle architecture de synthétiseur est proposée, elle utilise une structure double boucle dans laquelle la seconde boucle est remplacée par un convertisseur de signaux. Ce convertisseur utilise une méthodologie de conception originale basée sur l'utilisation du temps de propagation des opérateurs logiques élémentaires et appelée Delay Oriented Design (DOD). Deux prototypes de convertisseurs ont été réalisés, le premier en technologie CMOS 0,8um d'AMS fournit des signaux autour de 250MHz et le deuxième en technologie CMOS 0,25um de STMicroelectronics est dédié à la réalisation d'un synthétiseur UMTS. Ces prototypes ont montré que la méthodologie DOD permet de répondre efficacement aux exigences des systèmes radiocommunications numériques. D'autres réalisations DOD sont présentées, elles montrent que la méthodologie DOD ne s'applique pas seulement aux circuits intégrés radiofréquences.
